圖像采集壓縮和高清分析并行處理的硬件系統設計

摘要：將DSP與FPGA結合，設計一種對CMOS圖像傳感器進(jìn)行圖像采集和處理的硬件系統。該系統能夠在硬件層面把圖像分路處理，一路直接壓縮后傳輸，另一路循環(huán)存儲到多幀高清圖像存儲區，便于軟件分析，較好地解決了傳輸帶寬不足與智能監控需要高分辨率圖像進(jìn)行分析處理的矛盾需求。該系統具有高清圖像實(shí)時(shí)采集處理的優(yōu)點(diǎn)和硬件平臺通用性，可用不同軟件實(shí)現不同的圖像分析處理。

關(guān)鍵詞：FPGA；DSP圖像采集；圖像處理；分路處理

0 引言

隨著(zhù)科學(xué)技術(shù)的發(fā)展和社會(huì )發(fā)展應用需求，人們對視頻圖像采集處理高清化，傳輸實(shí)時(shí)化和控制智能化的要求越來(lái)越高。高清視頻圖像在軍事、科研、安防、工業(yè)生產(chǎn)、醫療衛生等領(lǐng)域得到了更為廣泛的應用。

特別在安防行業(yè)，現有系統由于技術(shù)、成本和傳輸距離的原因，傳輸帶寬都不高，直接實(shí)時(shí)傳輸高清視頻圖像難以實(shí)現，但是某些關(guān)鍵時(shí)刻或者特殊場(chǎng)景卻需要高清晰度、高分辨率的圖像進(jìn)行細節的分析處理，便于智能化的應用。本文為了解決這一個(gè)矛盾的需求，提出了在視頻監控系統的前端——圖像采集和處理將采集到的原始高清圖像數據分成兩路同時(shí)進(jìn)行處理的思想：一路按照傳統的處理方法壓縮處理轉為標清視頻流傳輸，實(shí)現監控的實(shí)時(shí)化；另一路數據由外部擴展SDRAM緩存，DSP實(shí)時(shí)讀取緩存數據進(jìn)行智能分析處理，根據分析處理結果決定是否傳輸高清圖像或者結果?；诓煌幚硇酒趫D像處理各層次應用有不同的針對性，合理分配硬件資源及算法，能夠顯著(zhù)提高系統整體性能。本文采用FPGA+DSP技術(shù)實(shí)現高清圖像采集和處理，并在硬件層面將數據分路處理。

1 系統結構及原理

本文設計的硬件系統，就是利用FPGA和DSP對高分辨率CMOS數字圖像傳感器OV5642進(jìn)行圖像采集和處理。系統完成對 FPGA，DSP和OV5642芯片進(jìn)行初始化。FPGA對OV5642進(jìn)行全分辨率的數據采集。FPGA將采集到的圖像數據成兩路處理，一路直接原始高清數據傳輸外部SDRAM緩存，由DSP讀取緩存數據進(jìn)行智能分析處理；另一路由FPGA進(jìn)行硬件預處理，將原始高清圖像轉換為合適的分辨率，送到DSP 片內進(jìn)行格式轉換、壓縮等處理后傳輸到外部接口。DSP根據分析處理結果和設置閾值條件，決定是否對高清圖像數據進(jìn)行傳輸。需要傳輸的圖像幀融入數據流中傳輸。外部擴展的輸出接口可以將經(jīng)過(guò)系統處理的數據流傳輸到本地監控或者遠程監控。系統原理框圖如圖1所示。

在高清實(shí)時(shí)圖像采集處理中，圖像采集的速度高，低層的預處理中要處理的數據量大，對處理速度要求高，但運算結構相對比較簡(jiǎn)單，適合用兼顧速度及靈活性的 FPGA進(jìn)行硬件實(shí)現。高層的處理算法的特點(diǎn)是處理的數據量較低層算法少，但算法的結構復雜，適合用運算速度高、尋址方式靈活、通信機制強的DSP芯片來(lái)實(shí)現。DSP+FPGA架構的最大特點(diǎn)是結構靈活，有較強的通用性，適合于模塊化設計，從而能夠提高算法效率，同時(shí)其開(kāi)發(fā)周期短，系統易于維護和升級，適合于實(shí)時(shí)視頻圖像處理。

在本設計中充分考慮到FPGA和DSP在圖像采集處理各層次應用有著(zhù)不同的優(yōu)勢，采用FPGA+DSP結構，通過(guò)合理的硬件資源分配及算法處理，實(shí)現了高清圖像采集和實(shí)時(shí)處理。在FPGA內設計采集模塊和預處理模塊，充分利用FPGA時(shí)鐘頻率高，內部延時(shí)小，運行速度快，全部控制邏輯由硬件完成的特點(diǎn)，主要完成圖像數據采集、數據分路和圖像縮放預處理。通過(guò)FPGA內模塊間協(xié)調，在硬件層面完成數據的分路。在

DSP內則是利用DSP運算速度快、尋址方式靈活、通信機制強大等特點(diǎn)，主要完成系統配置、圖像格式轉化、壓縮處理以及圖像的智能分析處理、傳輸接口配置等。

2 系統硬件設計

2．1 圖像采集模塊設計

圖像采集模塊主要包括傳感器工作模式配置、圖像采集控制和數據傳輸。整個(gè)模塊的功能示意圖如圖2所示。FPGA片內模擬I2C控制器，將COMS圖像傳感器OV5642初始化。OV5642在外部時(shí)鐘VXCLK作用下，輸出Bayer RGB格式圖像數據和同步時(shí)鐘。FPGA內部設計的采集控制器在PCLK，HREF，VSYNC同步時(shí)鐘作用下，產(chǎn)生相應控制讀寫(xiě)信號，進(jìn)行數據傳輸采集。