基于FPGA的視頻信號發(fā)生器設計
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其中圖像的采集是從行同步上升沿開(kāi)始后，按像素時(shí)鐘采集的。
本文根據數字視頻產(chǎn)生所需的各要素進(jìn)行信號發(fā)生器的設計。主要通過(guò)FPGA產(chǎn)生行同步信號、幀同步信號、像素時(shí)鐘；通過(guò)單片機+串口通信模塊實(shí)現目標參數的更改，并把更改后的參數傳遞給FPGA，供FPGA產(chǎn)生相應運動(dòng)的視頻信號；通過(guò)視頻制式轉換模塊把FPGA生成的視頻數據及視頻控制信號轉換成LVDS和CamerLink制式的數字視頻信號。
2 FPGA控制模塊
FPGA具有高集成度、高可靠性以及開(kāi)發(fā)工具智能化等特點(diǎn)，目前逐步成為復雜數字電路設計的理想首選。此外FPGA可以通過(guò)編程實(shí)現硬件的邏輯功能，大大減少了硬件設計的復雜程度。因此本文以FPGA為核心器件產(chǎn)生視頻信號，這里選用ALTERA公司的SycloncII系列的EP2C8 F25618N，采用VHDL語(yǔ)言編程生成與數字視頻有關(guān)的各個(gè)信號，與單片機通信接收視頻修改參數的模塊及得到SDRAM內部圖像的模塊。其結構框圖如圖3所示。本文引用地址：http://dyxdggzs.com/article/194997.htm
信號發(fā)生器上電后，FPGA通過(guò)與單片機通信的模塊得到初始視頻各項參數，根據參數進(jìn)行目標大小、目標灰度、目標運動(dòng)速度、背景灰度的設置，然后根據各項設置產(chǎn)生視頻數據，FPGA幀同步模塊、行同步模塊、像素時(shí)鐘模塊分別產(chǎn)生幀同步、行同步、像素時(shí)鐘，圖像數據按以上控制信號從FPGA中發(fā)送出去。
在本文中FPGA各功能模塊根據基準時(shí)鐘生成幀同步、行同步、像素時(shí)鐘。這里以50M時(shí)鐘為基準時(shí)鐘信號，根據圖像處理平臺對輸入信號的要求，設計的幀同步高電平占33ms，低電平占1．2ms，行同步高電平占35 μm，低電平占8．4μm。這里把50M基準時(shí)鐘輸入像素時(shí)鐘模塊經(jīng)過(guò)鎖相后依然以50M的時(shí)鐘頻率輸出，作為像素時(shí)鐘。由于一行較多，可在程序中進(jìn)行限位，控制每行像素數。像素的產(chǎn)生主要有兩種方式，一種是通過(guò)與單片機通信得到目標像素灰度及背景像素灰度，根據這兩種灰度產(chǎn)生像素數據。另一種方式是通過(guò)從連接在FPGA上的SDRAM內讀出圖像作為背景，從與單片機通信得到目標灰度，共同形成像素數據。
2．1 單片機控制模塊及通信模塊
在本設計中單片機作為通信管理芯片。它主要實(shí)現與計算機的通信，更改信號發(fā)生器所產(chǎn)生信號的各個(gè)參數，把各個(gè)參數經(jīng)過(guò)整合送給FPGA，以便FPGA根據參數控制目標的運動(dòng)速度、目標大小、目標灰度及背景灰度。為了保證信號發(fā)生器能夠方便地和計算連接，實(shí)現人機交互，實(shí)時(shí)更改產(chǎn)生的視頻信號，并且從通信穩定可靠出發(fā)，這里采用RS232通信接口。但是因為計算機每次發(fā)的數據較多，這里沒(méi)有直接應用電平轉換芯片把計算機和單片機的串口連在一起，而是通過(guò)一片16C650把電平轉換芯片和單片機連在一起，這樣的好處在于16C650內部具有32字節的FIFO，可起到數據緩存的作用，使單片機能夠穩定可靠地接收數據。
2．2 視頻制式轉換模塊
因為FPGA產(chǎn)生的視頻信號為T(mén)TL電平，而目前數字視頻信號以L(fǎng)VDS制式和CamerLink制式為主，因此需要進(jìn)行電平轉換。這里主要采用把FPGA產(chǎn)生的TTL電平的數字視頻信號接入SN75LVDS387得到LVDS制式的視頻信號，同時(shí)可把該TTL數字信號接入DS90CR285得到CamerLink制式信號。
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