基于PXIE總線(xiàn)的高速CCD數字圖像采集系統設計
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2．2．2 PXIE的IP core設計
該系統中，采用Virtex-5LX50T型FPGA作為PXIE的傳輸控制器，由于FPGA內部集成了PCIe端點(diǎn)模塊，所以減少了很多外圍硬件電路的設計難度。PCIe端點(diǎn)模塊的IP核框圖如圖8所示。
由圖8可以看出，PXIE IP核采用分層結構，即分別為物理層鏈路模塊、物理層、數據鏈路層、傳輸層和用戶(hù)應用層。傳輸層負責處理用戶(hù)應用層(User Applieation)提供的傳輸層包(TLP)并安排其傳輸。數據鏈路層負責鏈路管理和數據完整性，包括錯誤的檢測和糾正。物理層負責完成包的成幀和解幀、字節的組合和拆分、鏈路的初始化和訓練、擾碼生成和解擾。發(fā)送時(shí)，物理層鏈路模塊負責將物理層生成的擾碼應用到傳輸數據中，同時(shí)復用到物理層模塊接收到的有序集中，最后把包傳輸給傳輸接口；接收時(shí)，負責從傳輸接口上接收TLP字節，從數據中解碼有序集，并且將DLLP和TLP解擾。
2．2．3 PXIE傳輸速度問(wèn)題及解決情況
由于PXIE傳輸協(xié)議是基于PCIe傳輸協(xié)議的擴展，所以可以利用目前比較成熟的PCIe傳輸協(xié)議實(shí)現技術(shù)在硬件程序設計層次上實(shí)現PXIE傳輸協(xié)議，至于PXIE協(xié)議的一些擴展接口，都可以在FPGA外圍用基本硬件電路簡(jiǎn)易的實(shí)現。FPGA生產(chǎn)廠(chǎng)商Xilinx公司提供了一套成熟，穩定并且免費的PCIe傳輸方案，以IP(Intellectual Property)的形式提供給用戶(hù)。
PCIe IP核雖然為PXIE傳輸協(xié)議提供了解決方案，但是仍然存在問(wèn)題。首先，在實(shí)際測試過(guò)程當中，由于PCIe IP一直占用了CPU，使得PC在進(jìn)行數據傳輸時(shí)，主機本身無(wú)法進(jìn)行其他操作，還有一定幾率造成系統崩潰。其次，由于PCIe協(xié)議進(jìn)行傳輸的包載荷過(guò)小，在進(jìn)行大數據量傳輸的時(shí)候，會(huì )進(jìn)行多次傳輸，從而浪費大量時(shí)間在結束和發(fā)起傳輸上，導致平均數據傳輸率下降。最后，由于IP核的重要特性是通用化，所以IP核的接口包括了所有PCIe信號，使得用戶(hù)操作非常繁瑣，不利于設計的移交和修改。直接內存訪(fǎng)問(wèn)(Direct Memory Access，DMA)控制器能夠從根本上解決前兩個(gè)問(wèn)題，經(jīng)過(guò)優(yōu)化設計也能改善第三個(gè)問(wèn)題。
PXIE總線(xiàn)DMA的FPGA功能設計框圖如圖9所示。本文引用地址：http://dyxdggzs.com/article/194783.htm
當PC機需要通過(guò)PXIE總線(xiàn)發(fā)送數據時(shí)，首先PC機為DMA傳輸在內存中劃定兩塊內存空間，作為數據的第一級緩存，并將這兩塊內存空間的基地址和大小輪流通過(guò)PXIE總線(xiàn)傳給DMA控制器。這些配置命令通過(guò)特定的字符串被識別，并寫(xiě)入相應的配置命令寄存器。劃定兩塊內存空間是為了在當DMA控制器從一塊內存中讀取數據時(shí)，PC機可以向另一塊內存寫(xiě)入數據，以乒乓操作的形式提高傳輸效率。
接下來(lái)，PC機發(fā)起對數據的傳輸。PC機上的PCIe控制器從內存中取得數據后，將原始數據封裝，并串轉換往下繼續傳輸，數據包通過(guò)吉比特串行收發(fā)器傳至FPGA，在進(jìn)入PCIe IP核后被拆解，剝離的糾錯信息作為包進(jìn)一步處理的依據，最后在應用層以并行數據的形式推入DMA控制器。
DMA控制器將數據流存人數據輸出FIFO，根據FIFO剩余空間的大小判定是否從PC機中繼續讀取數據，這樣就保證了數據不會(huì )因為來(lái)不及從FIFO中取走而丟失。當DMA控制器接收到一塊內存大小的數據之后，就會(huì )以邊帶信號的形式發(fā)送中斷信號給上位機，上位機接收到中斷之后就可以開(kāi)始下1次DMA傳輸。
當PC機需要通過(guò)PXIE總線(xiàn)接收數據時(shí)，工作流程與通過(guò)PXIE總線(xiàn)發(fā)送數據基本類(lèi)似，主要區別在于從PC機往下發(fā)送的包里不包含數據，僅包含路由及其他控制信息，DMA控制器接收到包后，會(huì )以完成包的形式將數據打包往上傳回PC機，完成包按照接收到包中的路由信息，逆向尋址回到PC機的內存，PC機就完成了一次通過(guò)PXIE總線(xiàn)接收數據。
加入DMA控制器之后的PXIE總線(xiàn)被重新封裝，操作得到簡(jiǎn)化。
2．3 測試結果
在測試中，PXIE配置為8通道，測試數據為16 MB，在PC機通過(guò)PXIE接口讀取數據的操作過(guò)程當中，平均數據率達到1 504 Mb／s。在PC機通過(guò)PXIE接口發(fā)送數據的操作過(guò)程中，平均數據率達到1 490 Mb／s。通過(guò)PCIe測速軟件進(jìn)行傳輸速度測試，其結果如圖10所示。
3 結語(yǔ)
本文介紹了一種基于PXIE總線(xiàn)和Camera Link協(xié)議的高速CCD圖像采集系統的設計方案。該方案給出了一種Camera Link硬件接口電路的設計思路，并且選用Xilinx公司的Virtex-5 LX50T型FPGA作為整個(gè)采集系統的核心處理器，同時(shí)對Virtex-5自帶的IPcore進(jìn)行研究和開(kāi)發(fā)，實(shí)現Camera Link采集卡通過(guò)PXIE總線(xiàn)與上位機進(jìn)行串行通信。在試驗過(guò)程中，FPGA設計靈活，開(kāi)發(fā)周期短的優(yōu)點(diǎn)充分得以體現，為下一步的高速圖像采集系統的研制奠定了基礎。
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