基于PXIE總線(xiàn)的高速CCD數字圖像采集系統設計
加入技術(shù)交流群
2．1．3 串行通信信號接口設計
串行通信信號由兩對LVDS信號提供，這些信號使相機與其使用者之間可以進(jìn)行通信。因為是雙向通信，在此采用了National Semicon-ductor公司的DS90LV049芯片實(shí)現了LVDS差分信號到單端CMOS信號的雙向轉換。圖5為DS90LV049與MDR26的連接示圖。圖中EN為1時(shí)，EN可以不接，4條通路可以全通。本文引用地址：http://dyxdggzs.com/article/194783.htm
2．2 PXIE模塊設計
2．2．1 PXIE的時(shí)鐘電路設計
在PXIE規范中，對于時(shí)鐘的頻率穩定度要求是100 MHz±300 ppm，抖動(dòng)(Cycle-to-Cycle)需要小于125 ps，占空比要求50％±5％以?xún)?。因此，系統中選用IDT公司的ICS874003-02作為100 MHz參考時(shí)鐘的抖動(dòng)衰減器。ICS874003-02是一款高性能的將差分時(shí)鐘轉換為L(cháng)VDS電平時(shí)鐘信號的時(shí)鐘抖動(dòng)衰減器，該元件可支持PXI Express系統，具有衰減或“清除”100 MHz PXIE輸入時(shí)鐘抖動(dòng)，同時(shí)將其轉換成250 MHz LVDS輸出能力的時(shí)鐘器件。ICS874003-02在芯片內部集成了一個(gè)高性能，低相噪的鎖相環(huán)。鎖相環(huán)的鑒相帶寬為400 kHz，可以快速鎖定時(shí)鐘，減小抖動(dòng)。該器件支持低于1 ps RMS極低相位噪聲的基準時(shí)鐘生成，滿(mǎn)足基于PXIE的高速應用的嚴格的抖動(dòng)要求。它的最大周期抖動(dòng)為35 ps，占空比變化為50％±2％，完全可以滿(mǎn)足PXIE對時(shí)鐘的要求，其內部原理圖如圖6所示。
該系統設計中采用QA0／nQA0和QA1／nQA1兩對差分輸出時(shí)鐘，并且將這兩個(gè)輸出分頻器的分頻系數設置為5，使輸出時(shí)鐘頻率和輸入時(shí)鐘頻率相同。
ICS874003-02提供獨立的電源用以隔離內部鎖相環(huán)產(chǎn)生的開(kāi)關(guān)噪聲，VDD，VDDA，以及VDDO抑必須單獨通過(guò)過(guò)孔連接到電源層，并且在每個(gè)電源腳上都要加入旁路電容，為了獲得最佳的時(shí)鐘抖動(dòng)特性，電源需要相互隔離。如圖7所示，1個(gè)10 Ω的電阻以及1個(gè)10 μF和0．01 μF的旁路電容構成了一個(gè)電源濾波電路，連接到每個(gè)VDDA腳，10 Ω的電阻可以被磁珠所替代。
評論