應用HyperLynx解決高速采集板中阻抗匹配的問(wèn)題

　　為了使AD采集系統滿(mǎn)足設計指標，借助HyperLynx仿真軟件的輔助，完成對ADS5463采集系統的板級仿真，減小甚至消除因為阻抗不匹配或者端接錯誤而帶來(lái)的振鈴，使AD采集系統可以正常工作在指定的頻率(500MHz)。并應用上文的公式(1)(2)(3)對實(shí)驗結果進(jìn)行計算和分析。

　　高速數字采集板的信號完整性驗證板的疊層結構如圖1所示。

　　圖1 驗證板的疊層結構

　　為了使多層印制板在正常工作時(shí)能夠滿(mǎn)足電磁兼容和敏感度標準，在進(jìn)行多層印制板的分層及堆疊設計時(shí)應該從信號的返回路徑及電源和地層的阻抗這兩個(gè)方面考慮。

　　對于多層板中的傳輸線(xiàn)，驅動(dòng)器受到的阻抗主要由信號路徑和與之最近的平面構成的阻抗決定的，而與實(shí)際連接在驅動(dòng)器返回端的平面無(wú)關(guān)。對于高速數字板而言，信號線(xiàn)的良好端接變的很重要。我們希望驅動(dòng)器受到的阻抗是可以控制的，這樣易于在設計時(shí)對信號線(xiàn)進(jìn)行良好的端接。為了滿(mǎn)足阻抗可控的要求，在設計高速數字板時(shí)要求布線(xiàn)層應安排與映像平面層相鄰，重要的信號線(xiàn)應該緊鄰地層。這里的映像平面層指的是電源層和地層，即信號的返回路徑應該是電源層或者地層。板上的信號層InnerSignal1遵循上述設計原則。InnerSignal1與GND1和VCC1兩個(gè)映像平面層相鄰，形成了帶狀線(xiàn)結構，在設計時(shí)方便通過(guò)控制介質(zhì)的厚度和走線(xiàn)寬度來(lái)控制傳輸線(xiàn)的特征阻抗。

　　除了信號的返回路徑，電源和地阻抗也是在分層時(shí)要考慮的一個(gè)因素。為了減小地彈和軌道塌陷，在設計時(shí)應該盡量的減少電源和地之間的感性阻抗。為了盡可能的減少電源和地之間的感性阻抗，要求電源平面和地平面相鄰并且盡可能的靠近。FPGA的核電壓布在VCC2電源層。板上的電源層VCC2和GND層相鄰并且介質(zhì)厚度僅為5mil，這將使VCC2和GND之間的感抗較小。

　　驗證板上的器件為：AD9517時(shí)鐘芯片一片用于給ADS5463提供時(shí)鐘，ADS5463一片用于數據采集，兩片FPGA為Altera公司的StratixII系列的EP2S60用于接收和處理AD采集后的數據，LT1764五片用于提供板上的電源。

　　首先對ADS5463的時(shí)鐘線(xiàn)進(jìn)行分析。為了使ADS5463有一個(gè)較高的信噪比，AD9517的輸出時(shí)鐘設為L(cháng)VPECL電平。驗證板上由AD9517到ADS5463的時(shí)鐘線(xiàn)布局如圖2所示。

　　圖2 時(shí)鐘線(xiàn)的PCB布局圖

　　對時(shí)鐘信號采用交流耦合并聯(lián)端接的方式。圖2中的R517為并聯(lián)端接電阻，阻值為100Ω。C523和C522為交流耦合隔直電容，容值為0.1nF，C523和C522的存在將使ADS5463的時(shí)鐘信號以ADS5463自帶的2.5V參考電平作為共模電壓。R515和R516為零，在本設計中不起作用。由于LVPECL輸出為射隨輸出結構，故需要兩個(gè)電阻拉到一個(gè)直流偏置電壓。電阻R513和R514用來(lái)提供偏置電壓，電阻值為200Ω。時(shí)鐘線(xiàn)clk-、clk+布局在頂層，為一對邊緣耦合微帶線(xiàn)。微帶線(xiàn)clk-、clk+的結構為：s=4mil，h=5mil、Z0=62.72Ω，介質(zhì)為FR4。由式(1)可計算得Zdiff=99.03Ω。顯然，傳輸線(xiàn)的特征阻抗和端接電阻R517的阻值相差很小，時(shí)鐘信號存在極輕微的反射。利用HyperLynx仿真軟件對時(shí)鐘線(xiàn)clk-、clk+進(jìn)行仿真。ADS5463的時(shí)鐘輸入端接收到的時(shí)鐘信號的眼圖如圖3所示。

　　圖3中六邊形的部分和矩形的邊框為眼圖的測試模板，其他部分為接收端的眼圖。對于LVPECL電平而言，噪聲容限為200mV。輸出電壓典型值為800mV，最大閾值電壓為300mV。ADS5463的上升時(shí)間和下降時(shí)間的典型值為500ps(注：這里的上升時(shí)間和下降時(shí)間指的是上升沿和下降的20%到80%這一段長(cháng)度所占用的時(shí)間)。根據這些參數我們設定用于眼圖測試的模板。用于眼圖測試的模板是圖3中的六邊形。

　　圖3 時(shí)鐘信號的眼圖

　　仿真的結果顯示：眼圖的寬度為1ns，眼圖張開(kāi)的高度約為850mV，過(guò)沖的高度約為80mV，接收端的眼圖并未碰到模板。從上述分析來(lái)看，由ADS5463接受到的差分時(shí)鐘信號符合LVPECL電平的標準，可以在A(yíng)D采集系統中使用。仿真的眼圖并不完美，眼圖中產(chǎn)生的小幅度的振鈴及過(guò)沖與端接電阻、隔直電容以及提供偏置電壓的電阻處的短樁線(xiàn)所引發(fā)的阻抗突變有關(guān)。減小這些短樁線(xiàn)的長(cháng)度會(huì )進(jìn)一步提高眼圖的質(zhì)量。

　　除了時(shí)鐘線(xiàn)以外，板上另一組需要仿真的重要信號線(xiàn)是ADS5463的數據線(xiàn)。ADS5463將AD轉換后的數據通過(guò)12位數據總線(xiàn)送往StratixII進(jìn)行處理。完成對AD時(shí)鐘線(xiàn)的仿真后，下一步對AD的數據線(xiàn)進(jìn)行仿真。板上的數據線(xiàn)布局如圖4所示。

　　圖4 數據線(xiàn)的PCB布局圖

　　驗證板上第二組傳輸線(xiàn)為數據線(xiàn)D5+/D5-。該差分線(xiàn)為ADS5463到StratixII之間的數據線(xiàn)。ADS5463為發(fā)送器、StratixII為接收器，StratixII提供100Ω的片上端接。數據的傳輸速率為500MHz，LVDS電平。第二組傳輸線(xiàn)的長(cháng)度為2.83in，傳輸線(xiàn)絕大部分在Signal1信號層，只有極短的部分在頂層。對于D5+這根傳輸線(xiàn)位于頂層的微帶線(xiàn)的長(cháng)度為105.86mil(0.10586in)，對于D5-這根傳輸線(xiàn)位于頂層的微帶線(xiàn)的長(cháng)度為95.07mil(0.09507in)。即發(fā)生阻抗突變的傳輸線(xiàn)的長(cháng)度足夠短，雖然依舊發(fā)生了反射但這些反射卻被信號的上升或者下降沿遮蓋住了，這些反射對傳輸線(xiàn)的信號完整性產(chǎn)生的影響可以被忽略。傳輸線(xiàn)D5+/D5-的特征阻抗由在Signal1信號層的部分決定。

　　對于D5+/D5-在信號層Signal1部分的帶狀線(xiàn)而言;Z0=52.43Ω、b=12mil、s=9mil、介質(zhì)為FR4。由式(2)的Zdiff=99.13Ω。即帶狀線(xiàn)的差分阻抗為Zdiff=99.13Ω。

　　利用HyperLynx仿真軟件對ADS5463的數據線(xiàn)D5-、D5+進(jìn)行仿真。接收端的StratixII得到的數據信號的眼圖如圖5所示。