FPGA測試方案隨需而變

大容量、高速率和低功耗已成為FPGA的發(fā)展重點(diǎn)。

嵌入式邏輯分析工具無(wú)法滿(mǎn)足通用性要求，外部測試工具可以把FPGA內部信號與實(shí)際電路聯(lián)合起來(lái)觀(guān)察系統真實(shí)運行情況。

隨著(zhù)FPGA技術(shù)的發(fā)展，大容量、高速率和低功耗已經(jīng)成為FPGA的發(fā)展重點(diǎn)，也對FPGA測試提出了新的需求。本文根據FPGA的發(fā)展趨勢，討論了FPGA測試面臨的挑戰，并提出了基于測試儀表的FPGA測試方案。

FPGA處于高速發(fā)展期

FPGA技術(shù)正處于高速發(fā)展時(shí)期。目前其產(chǎn)品的應用領(lǐng)域已經(jīng)擴展到通信、消費電子、汽車(chē)電子、工業(yè)控制、測試測量等各個(gè)領(lǐng)域。從長(cháng)遠來(lái)看，FPGA的發(fā)展呈如下趨勢：

第一，更大容量。容量是FPGA最基本的技術(shù)參數，也是市場(chǎng)發(fā)展的焦點(diǎn)。每次新工藝芯片的發(fā)布，都意味著(zhù)芯片容量的增加，也都會(huì )為FPGA拓展新的應用領(lǐng)域。因此，無(wú)論是哪個(gè)FPGA廠(chǎng)家，哪種類(lèi)型的產(chǎn)品，都在瞄準這個(gè)方向而努力。

第二，更高速度。隨著(zhù)多媒體技術(shù)的廣泛應用，當今大多數系統的瓶頸是數據引起的I/O帶寬問(wèn)題。為了進(jìn)一步推廣FPGA的應用，當今流行的FPGA都可以提供各種高速總線(xiàn)。而為了解決高速數據傳輸的問(wèn)題，FPGA通過(guò)集成SerDes提供高速串行I/O，為各種不同標準的高速傳輸提供極大的靈活性。

第三，更強的動(dòng)態(tài)可編程能力。隨著(zhù)FPGA的廣泛應用，FPGA平臺漸漸成為部分系統的核心。而隨著(zhù)系統日益復雜和性能進(jìn)一步提高，不斷縮短的產(chǎn)品生命周期和上市時(shí)間，不斷完善的協(xié)議標準，以及不斷提出的平臺優(yōu)化需求，都需要FPGA具有更強的動(dòng)態(tài)編程能力。

第四，低功耗。功耗已經(jīng)成為所有電子產(chǎn)品無(wú)法回避的主要問(wèn)題。對于FPGA而言，功耗也是其無(wú)法取代專(zhuān)業(yè)ASIC的一個(gè)主要原因。這也直接決定了所有以電池供電的手持式應用都基本無(wú)法直接使用FPGA，如智能手機、平板電腦等主流消費電子類(lèi)產(chǎn)品。

FPGA測試成業(yè)界重點(diǎn)

相比于FPGA芯片的飛速發(fā)展，對于FPGA的測試已經(jīng)越來(lái)越成為業(yè)界的重點(diǎn)和難點(diǎn)。簡(jiǎn)單而言，對FPGA測試的挑戰主要在如下幾個(gè)方面：

第一，FPGA功能的不確定性。FPGA電路結構與一般ASIC電路不同，在沒(méi)有進(jìn)行編程下載配置前，FPGA的功能是不確定的。這也是為什么FPGA無(wú)法完全采用ASIC測試方案的原因。要完成FPGA的測試需要對FPGA進(jìn)行編程，使芯片實(shí)現相應的邏輯功能，并在I/O上施加相應的測試向量，再通過(guò)相應工具判斷其響應是否正確。因此，采用何種測試電路、何種測試方案及測試向量，如何利用測試工具使編程次數和編程速度最少，是短時(shí)間內完成FPGA測試的主要問(wèn)題。

第二，測試工具的選擇和應用。嵌入式邏輯分析工具和外部測量工具是很多客戶(hù)的選擇。簡(jiǎn)單而言：嵌入式邏輯分析工具一般由FPGA廠(chǎng)家自行提供，其優(yōu)點(diǎn)在于價(jià)格便宜，但卻無(wú)法具有測試所需的通用性要求。而且從分析方式、存儲能力等角度來(lái)看，嵌入式邏輯分析工具都弱于通用性更強的外部測試工具。而對于外部測試工具而言，除了可以提供更好的通用性，也可以把FPGA內部信號與實(shí)際電路聯(lián)合起來(lái)觀(guān)察系統真實(shí)運行的情況。當然，外部測試工具價(jià)格比較昂貴，也可以用于其他電路系統測試需求。

第三，高速信號的信號完整性和時(shí)鐘抖動(dòng)分析。隨著(zhù)FPGA工藝的發(fā)展，FPGA的I/O信號速率越來(lái)越高。對于高速I(mǎi)/O信號的完整性分析，我們希望得到最精確的特性，也希望能夠對偶發(fā)的錯誤信號進(jìn)行快速有效的捕捉和獲取。在此基礎上，高靈敏度的檢測工具也是保證高速信號完整性必不可少的手段。另外，利用FPGA實(shí)現大型設計時(shí)，可能需要FPGA具有以多個(gè)時(shí)鐘運行的多重數據通路，這種多時(shí)鐘FPGA設計必須特別小心。在實(shí)際使用過(guò)程中，由于參考時(shí)鐘穩定性、內部PLL、并串轉換和高速輸出緩存以及硬件電路本身的噪聲都會(huì )引起時(shí)鐘抖動(dòng)。因此對時(shí)鐘的測試也是FPGA非常重要的部分。

基于外部測試工具提供方案

測試儀表廠(chǎng)商主要提供基于外部測試工具的測試解決方案，可以滿(mǎn)足如高速信號的完整性及系統時(shí)鐘抖動(dòng)的相關(guān)測試需求，此時(shí)使用的主要測試儀表為示波器。

對信號進(jìn)行高保真測試，對于示波器而言，需要高性能的射頻前端以保證檢測信號的靈敏度及優(yōu)異的本底噪聲。此外，相比于傳統模式通過(guò)交錯技術(shù)由多個(gè)ADC實(shí)現的高采樣率系統，單核高采樣率ADC可以保證最小的信號失真和提高測試的動(dòng)態(tài)范圍，并且進(jìn)一步提升測試的有效比特位以達到信號完整性分析的目的。

對高速串行信號和時(shí)鐘進(jìn)行測試和驗證，最基本的工具是通過(guò)示波器進(jìn)行眼圖和抖動(dòng)測試。因為眼圖能夠非常直觀(guān)的反映一條被測信號路徑上的整體信號質(zhì)量問(wèn)題。

使用示波器對高速信號進(jìn)行測試，帶寬是其最基本的需求。根據信號的傳輸速率和上升時(shí)間，盡量選擇高帶寬的示波器，這樣測試結果才能保留足夠多的諧波分量，構建高精度的眼圖測試結果。通過(guò)示波器進(jìn)行眼圖和抖動(dòng)測試時(shí)，采集的數據量的大小非常關(guān)鍵，高速內存不僅決定了測試樣本數目的多少，也決定了示波器能夠測試的抖動(dòng)的頻率范圍。

除示波器外，對于多路被測信號而言，邏輯分析儀和MSO混合示波器也是FPGA的主要外部測試工具，其工作原理與示波器基本一致。而相應工具包的使用，也可以大大提高外部測試的準確性和工作效率。

FPGA測試已經(jīng)成為業(yè)界關(guān)注的焦點(diǎn)，基于外部測試工具，目前RS的RTO已經(jīng)可以提供高速信號完整性分析及抖動(dòng)測試方案，以滿(mǎn)足客戶(hù)的測試需求。