5 Gsps高速數據采集系統的設計與實(shí)現
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在本設計中，ADC工作在單通道模式下，DMUX1：2輸出，輸出數據寬度為64位，數據輸出率為625 Msps，輸出數據的同時(shí)輸出312．5 MHz同步采樣時(shí)鐘，FPGA在該時(shí)鐘的上升沿和下降沿采集數據。
由于探測器、信號源等輸出的信號通常為單端信號，而ADC的模擬輸入端為差分形式，在其前端加入BALUN型高頻變壓器，不僅實(shí)現了單端輸入到差分輸入的轉換，還起到了隔離、抑制外部噪聲引入等功能。
高速ADC的8路輸出均屬于高速數字信號，而其輸入信號為模擬信號，因此在進(jìn)行電路設計時(shí)，要考慮ADC的布局、模擬信號走線(xiàn)、數據信號走線(xiàn)以及其采樣時(shí)鐘走線(xiàn)，還有時(shí)鐘布局和FPGA的接口等，確保所涉及的系統完全滿(mǎn)足信號完整性的規范要求，如振鈴、反射、串擾和電磁干擾等。
本設計使用Mentor Graphics的PADS軟件對高速模數信號PCB板進(jìn)行設計，根據上面提出的信號完整性和電磁兼容問(wèn)題，并結合本設計的實(shí)際情況，主要進(jìn)行如下設計：
1)合理布局：采用具有獨立的地平面和電源層的多層電路板，并按照電路功能，對器件進(jìn)行分塊布局，模擬電路采用平面技術(shù)和網(wǎng)狀屏蔽技術(shù)。
2)合理的信號走線(xiàn)：ADC的模擬輸入信號走線(xiàn)旁邊不能有別的走線(xiàn)；其輸出的數據信號和時(shí)鐘信號盡可能遠離時(shí)鐘電路模塊，為保證采樣時(shí)鐘信號與數據信號同步，走線(xiàn)時(shí)讓它們都經(jīng)歷相同的延遲，此外還能保證其時(shí)序的一致性，從而消除了走線(xiàn)延時(shí)對后端數據接收的影響。在布線(xiàn)條件允許范圍內，輸出的同一路數據信號線(xiàn)按照最短路徑布線(xiàn)原則在同一電路層上走線(xiàn)，差分對與差分對之間的距離要盡量拉大，或者盡可能地減少相鄰傳輸線(xiàn)間的累積平行距離，以減小串擾。時(shí)鐘輸入信號作為模擬信號處理，遠離任何模擬輸入和數字信號。
3)所有高速信號和時(shí)鐘信號盡量走在內層。在獲得相同目標特征阻抗的情況下，應該將布線(xiàn)層與參考平面(地平面與電源層)間的介質(zhì)層盡可能的薄，這樣就加大了傳輸線(xiàn)與參考平面間的耦合度，減少相鄰傳輸線(xiàn)間的耦合。
2．2 采樣時(shí)鐘電路設計及其完整性分析
時(shí)鐘信號的質(zhì)量是決定采樣系統性能的關(guān)鍵因素，也是高速數據采集系統的一個(gè)難點(diǎn)。反映時(shí)鐘質(zhì)量的指標主要有兩個(gè)：相位噪聲和相位抖動(dòng)。在高速、高分辨率的ADC電路中，采樣時(shí)鐘的抖動(dòng)必然造成時(shí)基采樣點(diǎn)的偏離，從而導致系統整體性能的下降，主要表現在對ADC采集數據信噪比和有效位數的影響上。
采樣時(shí)鐘完整意義上的抖動(dòng)應包含時(shí)鐘源孔徑抖動(dòng)、時(shí)鐘驅動(dòng)器件的孔徑抖動(dòng)以及ADC自身的孔徑抖動(dòng)。ADC自身的孔徑抖動(dòng)是一個(gè)常數，通常會(huì )在器件手冊中作為一項重要指標給出，時(shí)鐘驅動(dòng)器件引入的時(shí)鐘的孔徑可以通過(guò)其器件手冊和相位噪聲倍頻公式獲得，時(shí)鐘源抖動(dòng)則與時(shí)鐘穩定性和相位噪聲參數有關(guān)。
如果ADC時(shí)鐘總的孔徑抖動(dòng)的概率分布均值為0，方差為σ2(σ=tj，tj為ADC孔徑時(shí)間)時(shí)，系統信噪比與孔徑抖動(dòng)關(guān)系可以表示為：
其中n為ADC轉換位數，ω為ADC轉換頻率。
如果系統采樣頻率為5 GHz，轉換位數為8位，希望得到的有效位數需要大于6位，則通過(guò)信噪比與有效位數關(guān)系式：
SNR=6．02xENOB+1．76 dB (2)
可得系統信噪比要大于37．88 dB，從而可以算出時(shí)鐘抖動(dòng)需要小于7．82 ps。采樣頻率越高，則時(shí)鐘抖動(dòng)需要的值就會(huì )越小。
本設計中，高速ADC芯片工作在單通道模式下，為滿(mǎn)足EV8AQ160對高質(zhì)量采樣時(shí)鐘的要求，這里采用低抖動(dòng)、低相位噪聲鎖相環(huán)時(shí)鐘芯片AD9520提供2．5GHz采樣時(shí)鐘。AD9520片內VCO可從2．27GHz調節到2．65GHz，還支持外部3．3V或5V供電，頻率高達2．4GHz的VCO／VCXO。 AD9520支持SPI和I2C接口，片內集成一片EEPROM可通過(guò)串行接口編程以及保存用于上電復位的用戶(hù)定義存儲器的設置。有4組共12個(gè)LNPECL時(shí)鐘輸出，任何一個(gè)LVPECL輸出在時(shí)鐘頻率不大于250 MHz時(shí)均可重新定義為2個(gè)CMOS輸出，并且在上電時(shí)可自動(dòng)同步所有的輸出。AD9520的時(shí)鐘抖動(dòng)低至十數量級fs，最高為百數量級fs，可以滿(mǎn)足本系統對采樣時(shí)鐘的要求。
為了減小時(shí)鐘相位的抖動(dòng)和采樣時(shí)鐘偏移，在時(shí)鐘電路的PCB設計上還采用阻抗匹配的微帶線(xiàn)和對稱(chēng)等長(cháng)走線(xiàn)，防止高速時(shí)鐘信號反射，提高時(shí)鐘的信號質(zhì)量。時(shí)鐘信號的驅動(dòng)電路采用差分PECL電路，PECL器件的電平轉換速度快，輸出信號抖動(dòng)小，可以減小ADC時(shí)鐘的孔徑抖動(dòng)。
2．3 高速ADC與FPGA接口設計
ADC輸出8路8 bit 625 Msps低電壓差分信號(LVDS)邏輯的數據，在采集系統設計中對與其接口器件的性能要求也較高。Xilinx公司Virtex-6系列型號為XC6VLX240T-1156C的FPGA具有高達200個(gè)專(zhuān)用LVDS差分邏輯接收通道，雙數據率(DDR)LVDS通道發(fā)送數據速率高達1．25 Gbps，接收數據速率也高達1．0 Gbps，能夠滿(mǎn)足接收EV8AQ160輸出數據和邏輯控制的要求。由于A(yíng)DC的輸出和FPGA的輸入均設計為L(cháng)VDS邏輯標準，因此ADC可直接與FPGA相連。Virtex-6系列FPGA內部具有專(zhuān)門(mén)的LVDS處理單元，可實(shí)現LVDS邏輯的串／并降速轉換，降低速率后的數據給到內部分布式處理算法(DPA)單元進(jìn)行精確處理后存儲到內部的存儲單元或者外部存儲器件DDR3中。當需要對數據進(jìn)行進(jìn)一步處理時(shí)，通過(guò)PCI Express將有效的采集、存儲數據發(fā)送到上位機，經(jīng)過(guò)軟件編程實(shí)現采集信號的波形顯示。
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