分析：TD-SCDMA系統基帶發(fā)送方案

TD-SCDMA系統的基帶處理流程如圖1所示。其中，傳輸信道編碼復用包括以下一些處理步驟：CRC校驗、傳輸塊級聯(lián)/分割、信道編碼、無(wú)線(xiàn)幀均衡、第 1次交織、無(wú)線(xiàn)幀分割、速率匹配、傳輸信道復用、比特擾碼、物理信道分割、第2次交織、子幀分割、物理信道映射等，如圖2所示。

圖1 TD-SCDMA基帶處理框圖

圖2 傳輸信道編碼復用結構

在圖2中，每個(gè)傳輸信道(TrCH)對應一個(gè)業(yè)務(wù)，由于各種業(yè)務(wù)對時(shí)延的要求不同，所以其傳輸時(shí)間間隔(TTI)是不同的，TTI可以是10ms、20ms、40ms或80ms。

實(shí)現方案

本文提出了DSP+FPGA線(xiàn)性流水陣列結構的實(shí)現方案：使用DSP與大規模FPGA協(xié)同處理基帶發(fā)送數據。該處理單元以DPS芯片為核心，構造一個(gè)小的DSP系統。

在基帶處理單元中，低層的信號預處理算法處理的數據量大，對處理速度的要求高，但運算結構相對比較簡(jiǎn)單，因而適于用FPGA進(jìn)行硬件實(shí)現，這樣能同時(shí)兼顧速度及靈活性。相比之下，高層處理算法的特點(diǎn)是所處理的數據量較低層算法少，但算法的控制結構復雜，適于用運算速度高、尋址方式靈活、通信機制強大的

DSP芯片來(lái)實(shí)現。

DSP處理器利用其強大的I/O功能實(shí)現單元電路內部和各個(gè)單元之間的通信。從DSP的角度來(lái)看，FPGA相當于它的協(xié)處理器。DSP通過(guò)本地總線(xiàn)對 FPGA進(jìn)行配置、參數設置及數據交互，實(shí)現軟硬件之間的協(xié)同處理。DSP和FPGA各自帶有RAM，用于存放處理過(guò)程所需要的數據及中間結果。除了 DSP芯片和FPGA外，硬件設計還包括一些外圍的輔助電路，如Flash EEPROM、外部存儲器等。其中，Flash EEPROM中存儲了DSP的執行程序;外部存儲器則作為FPGA的外部RAM擴展，用于存放數據處理過(guò)程中所需的映射圖樣。

基帶處理單元的需求估計

基帶處理單元的需求估計主要包含以下兩個(gè)方面：

1.各個(gè)業(yè)務(wù)傳輸通道的數據處理：以對稱(chēng)情況下無(wú)線(xiàn)信道承載的最高業(yè)務(wù)速率384kbps為例進(jìn)行分析。傳輸塊大小為336bit，24塊級聯(lián)，加上 CRC，系統在1個(gè)10ms幀內所要處理的最大數據量為8448bit：根據3GPP協(xié)議TS 25.222規定的下行數據基帶處理流程(見(jiàn)圖2)，并按固定位置復用的方式進(jìn)行處理，每個(gè)數據位必須經(jīng)過(guò)最多13個(gè)環(huán)節的處理過(guò)程，估算平均每環(huán)節上每比特的處理要求為23條指令。則10ms內必須完成的處理指令數是：8448×13×23=2525952條。對應的處理能力要求是252MIPS。

2.消息處理：包含消息的解釋、對應控制參數的計算、發(fā)給對應的FPGA。估計不超過(guò)一條承載64kbps業(yè)務(wù)的無(wú)線(xiàn)信道的基帶數據處理的需求。

綜合考慮上述兩個(gè)方面，則整個(gè)基帶數據處理的等效需求是：

以TMS320C5510為例，其主時(shí)鐘能工作在160MHz或200MHz，運算速度達400MIPS?；贑的軟件開(kāi)發(fā)環(huán)境和匯編級并行處理的優(yōu)化程序，優(yōu)化后的并行執行效率一般為80%，等效的處理能力為320MIPS?？梢?jiàn)，若將整個(gè)基帶數據處理交給該DSP芯片完成，其處理能力無(wú)法滿(mǎn)足整個(gè)處理單元的需求，而且，隨著(zhù)視頻電話(huà)、手機電視等大數據量業(yè)務(wù)的應用，數據處理需求量將更大。因此，在基帶處理的實(shí)現方案中，數據量小的業(yè)務(wù)，如隨路信令、 AMR語(yǔ)音業(yè)務(wù)可由DSP處理;而數據量大的業(yè)務(wù)，如64kbps、144kbps和384kbps速率的業(yè)務(wù)，大部分處理環(huán)節由FPGA完成。具體實(shí)現如下：

DSP作為主控單元，完成數據提取、消息解析和部分基帶數據處理功能，如第二次交織和成幀等;

FPGA則在DSP的調度下完成基帶數據處理環(huán)節中大部分比較耗時(shí)的處理功能，如：CRC校驗、信道編碼、速率匹配等，在接收端可用于Viterbi譯碼、聯(lián)合檢測等。

在384kbps業(yè)務(wù)信道加隨路信令的處理中，384Rbps業(yè)務(wù)數據由DSP通過(guò)同步高速接口，以DMA方式遞交給FPGA，在FPGA中處理;而隨路信令因其數據量小，在FPGA處理384kbps業(yè)務(wù)數據時(shí)，隨路信令數據在DSP中同時(shí)處理。此方法減少了數據處理時(shí)間，提高了處理速度。

結語(yǔ)

本文介紹了一個(gè)軟硬件結合的設計方案。硬件電路的實(shí)際測試表明，該結構不僅在高速率業(yè)務(wù)的處理時(shí)延上符合規范要求，而且對不同類(lèi)型的業(yè)務(wù)處理有較強的適應能力，滿(mǎn)足TD-SCDMA系統對多媒體業(yè)務(wù)傳輸的支持。

參考文獻：

1. 李小文，李貴勇，陳賢亮等.第三代移動(dòng)通信系統、信令及實(shí)現. 北京：人民郵電出版社，2003-1

2. 3GPP TS 25.221 : Physical Channels and Mapping of Transport Channels o nto Physical Channels .[EB/OL]. [2002-12]

3. 張宗橙.糾錯編碼原理和應用. 北京：電子工業(yè)出版社，2003-4.