多通道數據采集系統設計

摘要 介紹了一種基于FPGA+DSP的多路數據采集系統的設計方案，描述了系統的硬件設計方案和硬件電路，闡述了信息采集過(guò)程以及外圍通訊接口及軟件設計。通過(guò)Quartus II8．0及CCS 2進(jìn)行系統仿真，證明了系統設計方案的可行性。
關(guān)鍵詞 數據采集系統；FPGA；DSP；FIFO

在以往數據采集系統中，單片機、DSP常被選作主控制器，但隨著(zhù)FPGA性能的不斷提高，具有時(shí)鐘域高、內部延時(shí)小、速度快、全部邏輯南硬件完成等優(yōu)點(diǎn)，因此在高速數據采集方面FPGA有著(zhù)較大優(yōu)勢，但也存在難于實(shí)現復雜算法的缺點(diǎn)。而DSP適合于高速算法的處理，系統采用FPCA+DSP方案，彌補了系統的不足。系統數據采集的控制、緩存及外圍通訊部分，用FPCA硬件實(shí)現。算法處理由DSP完成。在線(xiàn)采集的數據存放在DSP外掛的SRAM中。
設計采用DE2、THDB-ADA平臺進(jìn)行開(kāi)發(fā)。DE2平臺選用FPGA EP2C35F672。THDB-ADA是針對DE2開(kāi)發(fā)板設計的一款子開(kāi)發(fā)板，由FPGA實(shí)現對A／D的控制。在系統中只用到了模塊的A／D轉換部分。其中芯片AD9248是一款雙通道模數轉換器。另外DSP選用TI推出的TMS320UC5402。

1 系統設計
數據采集系統硬件原理如圖1所示，由圖1知DSP收到上位機發(fā)送的命令完成系統工作參數的配置，然后向FPGA發(fā)送指令，FPGA收到指令后一是對多路模擬開(kāi)關(guān)進(jìn)行選通讓選通信號通過(guò)信號調理電路實(shí)現電平調整，并進(jìn)行A／D轉換的時(shí)序控制，二是把轉換好的數據進(jìn)行數據緩存，當FIFO滿(mǎn)時(shí)并產(chǎn)生DSP能識別的外部中斷信號及標識信號，通知DSP采集數據，最后DSP對采集到的數據進(jìn)行濾波處理、變換、譜分析。

2 硬件設計
2．1 通道切換電路
系統采用16通道ADG506模擬開(kāi)關(guān)進(jìn)行各通道的切換。并具有開(kāi)關(guān)速度快、泄漏小等特點(diǎn)。主要有A0～A3，S1～S8，D，EN端口。其中A0～A3是二進(jìn)制地址信號輸入端，譯碼結果用于選擇有效的輸出通道；S1～S16是16路信號的輸入端，在此可根據需要選擇通道數。D是被選擇通道的信號輸出端；EN是選擇開(kāi)關(guān)使能控制端高電平為有效。FPGA通過(guò)數據幀來(lái)進(jìn)行通道選擇，每次只選擇一路，經(jīng)A／D轉換后送入FIFO。

圖中，A0～A5表示所選擇通道，其中A4，A5恒為0。D0～D1表示幀結構數據起止標識位。
2．2 信號調理電路
信號調理電路對模擬信號進(jìn)行一定的放大／衰減，使信號的幅度滿(mǎn)足A／D芯片要求。前向調理電路采用高速低噪聲的模擬開(kāi)關(guān)MAX4545去選擇不同的反饋電阻，同模擬運算放大器MAX817構成標準的反相運算放大器來(lái)實(shí)現前向調理。MAX817的單位增益3 dB，截止頻率高達50 MHz，滿(mǎn)足帶寬的要求。MAX4545的4根控制線(xiàn)由FPGA設計控制電路去控制，具體是由復位按鈕進(jìn)行邊沿觸發(fā)，使4位輸出電平在0001，0010，0100，1000之間輪流切換，將輸出電平去控制MAX4545的4根控制線(xiàn)，這就實(shí)現了不同的放大倍數之間切換，控制信號與放大倍數的對應關(guān)系，如圖3所示。

2．3 濾波電路
系統接收到的模擬信號總是混有噪聲成分，為達到奈奎斯特采樣定理所要求信號的頻率范圍，需要利用低通濾波器除去干擾信號及抑制混疊現象，即進(jìn)行衰減與濾除。設計選用二階巴特沃斯低通濾波電路來(lái)濾除信號中的高頻分量，其特點(diǎn)是通頻帶內的響應曲線(xiàn)最大限度平坦，無(wú)起伏，而在阻頻帶逐漸衰減為0．2階的巴特沃斯低通濾波器幅頻。
2．4 FPGA硬件電路設計
FPGA作為接口電路主芯片，充當DSP的前端接口元件，將各種信號轉換為DSP能讀取的并行格式數據。
FPGA的開(kāi)發(fā)采用自頂向下的設計方法，即指將一個(gè)系統按功能劃分為不同的模塊，而模塊再根據需要劃分為二級模塊，依此直到模塊易被實(shí)現為止。通過(guò)Verilog編程FPGA即可生成雙口SRAM模塊、ADC接口模塊、調理電路放大倍數控制模塊、數據接收模塊等，以實(shí)現對輸入信號的采集、存儲、處理和輸出。