基于PXI總線(xiàn)的寬帶頻率計設計

頻率信號具有抗干擾性強，易于傳輸，易于保持信息完整性和可以獲得較高測量精度等優(yōu)點(diǎn)，被廣泛應用于日常生活、工業(yè)等各個(gè)領(lǐng)域，頻率測量成為信息提取、設備檢測等過(guò)程中的一個(gè)重要環(huán)節。頻率檢測作為電子測量領(lǐng)域最基本的測量之一，隨著(zhù)數字電子技術(shù)的發(fā)展而得到了長(cháng)足的進(jìn)步，數字頻率測量也得到了越來(lái)越廣泛的應用，從而使測頻原理和測頻方法的研究受到越來(lái)越多的關(guān)注。本文在簡(jiǎn)述頻率測量原理和方法的基礎上，主要介紹一種基于PXI總線(xiàn)的寬帶、高精度數字頻率計的設計與實(shí)現。

1 測頻原理

目前對頻率的測量采用的方法主要有：圍繞電子計數器計一定時(shí)間內的脈沖個(gè)數來(lái)確定頻率;對信號時(shí)頻變換的算法進(jìn)行研究。本文主要討論前者。

1.1 直接測頻法

電子計數器是一種利用比較法進(jìn)行測量的最常見(jiàn)、最基本的數字化儀器，是其他數字化儀器的基礎。頻率在時(shí)間軸上是無(wú)限延伸的，因此對頻率測量需要確定一個(gè)取樣時(shí)間T，在該時(shí)間內對被測信號的周期進(jìn)行累加計數(若計數值為N)，根據fx=N/T得到頻率值。此種方法由于閘門(mén)時(shí)間與被測信號不同步，計數時(shí)存在±1的計數誤差，影響測頻精度。

1.2 等精度測量法

可見(jiàn)直接測頻法雖然設計簡(jiǎn)單，但是精度不高，為消除“±1計數誤差”，對其進(jìn)行改進(jìn)如圖1所示。

被測信號經(jīng)過(guò)濾波、放大、分頻、整形預處理之后，將處理后的方波信號和閘門(mén)時(shí)間預置方波信號進(jìn)行同步控制。同步控制一般由D觸發(fā)器和三態(tài)門(mén)來(lái)實(shí)現。在測頻率和周期時(shí)，單片機控制中心發(fā)出清零信號使三態(tài)傳輸門(mén)處于高阻狀態(tài)，同時(shí)給出啟動(dòng)閘門(mén)信號，當被測信號整形后的方波信號上升沿到來(lái)時(shí)，同步控制發(fā)出信號，使閘門(mén)A和閘門(mén)B同時(shí)開(kāi)始對被測信號和標準信號進(jìn)行計數。當單片機發(fā)出結束閘門(mén)信號后，fx的方波信號上升沿的到來(lái)，將使計數器停止計數，并申請中斷服務(wù)。這樣便實(shí)現了閘門(mén)的啟閉與fx同步，再將中斷服務(wù)送來(lái)的數據送入運算中心進(jìn)行處理，最后將結果送入顯示系統，顯示測量結果。時(shí)序圖如圖2所示。

經(jīng)分析，誤差主要來(lái)自標頻信號與閘門(mén)B不同步產(chǎn)生的“±1”誤差，為進(jìn)一步提高測頻精度，提出了基于相位重合的全同步測頻方法。

1.3 全同步測頻法

全同步頻率計測頻思路：被測信號fx經(jīng)調理電路處理后與標準頻率f0一起被送入相位重合點(diǎn)檢測電路，先開(kāi)啟預置閘門(mén)，但并不計數，當兩信號相位第一次重合時(shí)打開(kāi)實(shí)際閘門(mén)并開(kāi)始計數，而實(shí)際閘門(mén)的關(guān)閉是在預置閘門(mén)下降沿后的第一個(gè)相位重合點(diǎn)到來(lái)時(shí)關(guān)閉的。這樣，計數電路在1s內所累積11的脈沖個(gè)數就有了頻率意義。頻率計算公式等精度測頻一樣，但是因為被測頻率、標準頻率與閘門(mén)達到了真正的一致，理論上徹底消除了±1的計數誤差，如圖3所示。

設開(kāi)啟閘門(mén)時(shí)脈沖同步時(shí)間差為△t1，關(guān)閉閘門(mén)時(shí)脈沖同步時(shí)間差為△t2，脈沖的相位同步檢測最大誤差為△t，則有△t1≤△t，△t2≤△t。不計標準時(shí)鐘誤差，實(shí)際閘門(mén)與標準時(shí)鐘同步，實(shí)際閘門(mén)時(shí)間為T(mén)，被測信號計數值為Nx，標準時(shí)鐘計數值為No，則被測信號的頻率測量值為：

真實(shí)值為：

頻率測量的相對誤差為：

由式(3)可知，誤差只與脈沖相位檢測電路的準確度有關(guān)。

2 硬件電路設計

2.1 信號調理電路設計

被測信號為1 Hz～6 GHz，頻帶范圍較寬，而CPLD/FPGA中計數器工作頻率不超過(guò)200MHz，因此需要對被測信號進(jìn)行預處理。該頻率計模塊包含 3個(gè)測試通道，分別為0，1，2通道。其中，O通道所測頻率范圍為1～6 GHz;1通道所測頻率范圍為50 MHz～1 GHz;2通道所測頻率范圍為1 Hz～50 MHz。對于0，1通道的信號，由于頻率較高，因而先由高頻信號接收器進(jìn)行接收整形，然后經(jīng)前端分頻器分頻后送到FPGA/CP-LD進(jìn)行計數;對于2通道所測的信號被放大整形后直接送到FPGA/CPLD計數。

2.2 器件選擇

由于該頻率計模塊分3個(gè)測試通道，對應不同的測試通道，選用了相對應的器件。在O通道，選用Zarlink公司的ZL40800和SP8782，實(shí)現8×32分頻;在1通道，選用SP8782實(shí)現32分頻;在2通道選用施密特觸發(fā)器對信號進(jìn)行放大整形。高穩定度晶振選用TC75溫度補償晶振，其穩定度為±10-8;FPGA選用Altera公司的EPM7032SLC44-5，其速度等級為5 ns，既滿(mǎn)足了該電路的要求，又兼顧了電磁兼容;高頻信號接收器采用NB6L16差分接收器，其接收的最高信號頻率可達 6 GHz。

2.3 PXI總線(xiàn)接口電路設計

專(zhuān)用PCI接口芯片加CPLD/FPGA的接口方案，采用專(zhuān)用接口芯片PCI9030雖沒(méi)有像直接采用CPLD/FPGA那么靈活，但它可以大大縮短開(kāi)發(fā)周期，并且專(zhuān)用總線(xiàn)接口芯片具有通用性，提供配置寄存器，具備用于突發(fā)傳輸功能的片內FIFO等優(yōu)點(diǎn)，避免了自行設計PXI總線(xiàn)將大量的人力和物力投入到紛繁的邏輯驗證、時(shí)序分析工作上，開(kāi)發(fā)周期長(cháng)的弊端。

2.4 基于FPGA的相位重合檢測電路設計

相位重合檢測電路基本原理：利用FPGA內部的延時(shí)特性，信號經(jīng)過(guò)方向延時(shí)后和原信號相與，即可獲得與延時(shí)時(shí)間長(cháng)度相同的輸出，且輸出間隔為各自的周期，當兩路信號在第一次與門(mén)之后重合時(shí)，y輸出高電平，此時(shí)判斷兩信號相位重合。EPM7032SLCA4-5的延時(shí)時(shí)間為5 ns。電路圖如圖4所示，時(shí)序圖如圖5所示。

3 基于PXI總線(xiàn)的寬帶頻率計設計

3.1 PXI總線(xiàn)介紹

PXI總線(xiàn)是在PCI總線(xiàn)內核技術(shù)上增加了成熟的技術(shù)規范和要求形成的。它通過(guò)增加用于多板同步的觸發(fā)總線(xiàn)和參考時(shí)鐘(10 MHz)，用于進(jìn)行精確定時(shí)的星型觸發(fā)縱向，以及用于相鄰模塊間高速通信的局部總線(xiàn)來(lái)滿(mǎn)足用戶(hù)試驗和測量的要求。PXI將Windows 95和Windows NT定義為其標準軟件框架，并要求所有的儀器模塊都帶有按VISA規范編寫(xiě)的WIN32設備驅動(dòng)程序，使PXI成為一種系統級的規范，確保系統易于集成和使用。

3.2 頻率計系統組成

被被測信號經(jīng)過(guò)調理電路預處理后與標準頻率一起輸出到相位檢測電路后，由總線(xiàn)控制打開(kāi)預制閘門(mén)，當檢測到相位重合時(shí)，實(shí)際閘門(mén)開(kāi)啟并計數，當預制閘門(mén)下降沿到來(lái)時(shí)并不立即停止計數，而是等到下一次的脈沖重合點(diǎn)到來(lái)時(shí)關(guān)閉閘門(mén)并停止計數，系統由PXI總線(xiàn)進(jìn)行控制。原理圖如圖6所示。

4 結語(yǔ)

介紹了一種基于PXI總線(xiàn)的高精度寬帶頻率計，采用預分頻和相位同步測頻相結合的技術(shù)，實(shí)現了寬帶范圍內的高精度測頻要求，同時(shí)，通過(guò)FPGA將關(guān)鍵電路部分以邏輯編程的方式集成在芯片中，易于修改，使用方便。整個(gè)系統由PXI總線(xiàn)進(jìn)行通信和控制，該頻率計在電子測量領(lǐng)域有著(zhù)廣泛的應用前景。