消費類(lèi)音視頻SoC系統的ATE測試

并行測試方案

雖然降低總COT受多個(gè)變數的影響，但實(shí)施多點(diǎn)測試和并行測試來(lái)改進(jìn)吞吐率無(wú)疑是主要方法。最新一代ATE系統采用多端口體系結構，支持成組的和待測器件功能相匹配的測試儀資源結構。

實(shí)現上述目標的兩個(gè)主要功能是每端口定時(shí)發(fā)生器和每端口序列發(fā)生器，前者與測試芯核的頻率相匹配;后者可工作在不同測試模式并自動(dòng)地執行序列指令。每引腳多端口方案比上述方案更進(jìn)一步，將ATE系統的數字和模擬兩種資源的粒度細分至每個(gè)引腳。測試典型SoC的必備的資源結構實(shí)例包括：用作通信處理器的DSP、存儲器，以及與模擬IF或RF前端接口的ADC和DAC。在本場(chǎng)合，數字引腳配置成掃描模式，用來(lái)測試DSP芯核(見(jiàn)圖2)。

ADC塊需要任意波形發(fā)生器(Arb)和數字通道，數字通道處于捕獲模式來(lái)采集與分析ADC的輸出。DAC則需要多個(gè)數字通道組成的端口，用數字源存儲器(DSM)或波形存儲器段以及波形數字化儀來(lái)測試。每個(gè)端口能自動(dòng)地工作在不同的測試頻率，執行不同的序列指令。

由于測試系統已在每個(gè)引腳基礎上進(jìn)行分段，通過(guò)復制測試矢量的映象和每測試點(diǎn)使用的引腳上序列，應用軟件能自動(dòng)地管理絕大部分多測試點(diǎn)的控制。

并發(fā)測試是多端口測試的擴充，讓這些芯核并行地進(jìn)行測試。當然，器件中每個(gè)芯核應是ATE系統可獨立地訪(fǎng)問(wèn)和控制的，能獨立工作的。將每個(gè)器件芯核串行測試的純序列流修改為多個(gè)器件芯核并行測試的序列流，能大大減少測試執行時(shí)間(圖3)。

在大規模器件(如無(wú)線(xiàn)基帶SoC處理器)中，有無(wú)數個(gè)模擬芯核，并行地測試這些芯核需要大量的模擬資源。若按4個(gè)測試點(diǎn)，全并行、并發(fā)測試式計算，需提供28個(gè)數字化儀，這在當前的ATE系統中還難以實(shí)現。

一種新型模塊體系結構

測試當前消費品器件中使用的各種模擬芯核，需要高度并行，低開(kāi)銷(xiāo)的解決方案。若在每個(gè)模塊中組合幾個(gè)模塊功能，能相應地減少每個(gè)模擬模塊的占用空間，這樣，就有更多的空間留給必需的數字模塊。一個(gè)內置8個(gè)獨立Arb或數字化儀單元的模塊具有靈活地配置的優(yōu)點(diǎn)：或只用作數字化儀單元，或是數字化義與Arb單元的組合。

降低消費類(lèi)器件測試的COT不僅要解決ATE測試系統的并行測試方案，還要減少并行測試帶來(lái)的ATE開(kāi)銷(xiāo)。多芯核是當前SoC消費類(lèi)器件的主要特征，在對ATE硬件進(jìn)行體系結構改進(jìn)時(shí)同樣要考慮上面兩個(gè)因素，這樣才能得到最佳的測試解決方案。