容性設備絕緣監測數據采集系統硬件電路設計

摘要：介紹了容性設備在線(xiàn)絕緣性能檢測系統中，數據采集硬件電路的設計思路。采用DSP技術(shù)實(shí)現數字濾波和相位換算。提高了系統的抗干擾能力。16位雙極性A／D轉換器，大大提高了信號的精度。采用程控增益的辦法，提高了系統增益的穩定性?，F場(chǎng)采集的實(shí)時(shí)數據來(lái)看，交流信號電流幅值偏差在±5％之內，相位的誤差為0～3％，并且硬件系統穩定可靠。
關(guān)鍵詞：DSP2812容性設備；介質(zhì)損耗；數據采集；ADS8365

0 引言
容性設備是指絕緣結構采用電容屏的電氣設備，主要包括耦合電容器(OY)、套管、電流互感器(CT)以及電容式電壓互感器(CVT)等。在變電站中，高壓容性設備是其重要的組成部分。這些高壓容性設備絕緣性能的好壞，對于整個(gè)變電站的運行安全至關(guān)重要?，F有的技術(shù)手段是通過(guò)測量介質(zhì)損耗tan δ及電容量Cx，可較為靈敏地發(fā)現電容型設備的絕緣缺陷。目前所有的在線(xiàn)監測系統均把介損作為重點(diǎn)測量的對象。
為了提高系統監測的精度，本系統采用基于相對本地測量單元的數字介損測量技術(shù)。放棄傳統的過(guò)零比較技術(shù)，利用TMS320F2812具有較強的數字運算能力，通過(guò)DFT算法，精確的提高系統介損測量的準確度。

1 數據采集系統設計方案
在以往的系統設計中，通常采用母線(xiàn)的電壓作為基準進(jìn)行測試，但是這種測試方式經(jīng)常會(huì )受到現場(chǎng)環(huán)境和傳輸過(guò)程的干擾影響。為了減小干擾，可以采用系統的供電電源為基準源。這樣不但可以減小干擾提高精度，操作起來(lái)也十分的方便。系統測量的方案如圖1所示，在該系統中，假設流過(guò)系統的阻性電流為Ix，而系統的容性電流為In。同時(shí)，設基準源流過(guò)參考電阻Rs的電流為Is。利用高精度電流傳感器把被測電流信號Ix，In變換為電壓信號Ux，Un。電流傳感器在±12 V直流電源的供電下可以將100μA～700 mA的電流信號轉換成電信號輸出。電壓信號的峰值為0～10 V。然后由數字化測量系統對信號進(jìn)行同步采樣及傅里葉變換處理，獲得這兩個(gè)信號的基波向量及其相位夾角phUx-phUn。如果不考慮電壓互感器(PT)的相位失真問(wèn)題，則可方便地計算出電容型設備Cx的介質(zhì)損耗tan δ值。

電容型設備的介損測量通常需要選用母線(xiàn)電壓作為相位測量的基準。傳統的處理方式是把母線(xiàn)PT的二次側電壓信號直接提供給檢測系統，其主要缺點(diǎn)是現場(chǎng)布線(xiàn)復雜，模擬信號在長(cháng)距離的傳送過(guò)程中易受電磁場(chǎng)干擾的影響，有可能導致介損測量結果失真。本方案所設計的絕緣監測系統采用信號處理單元的220 VAC電源作為參考基準，不用將PT二次信號進(jìn)行遠距離傳輸。該方法較好地解決了基準電壓信號的取樣問(wèn)題，也是目前比較通用的解決方式。
由圖1可知，該系統主要由兩個(gè)數據采集單元組成。每個(gè)采集單元都包含了信號調理和A／D采樣兩個(gè)部分。

2 硬件電路設計
對于設備阻性電流和容性電流的獲得是通過(guò)有源零磁通傳感器來(lái)實(shí)現的。該電流傳感器相對于傳統的無(wú)源電流傳感器來(lái)講能夠大大提高對微電流信號測量的準確度。其電流精度可以達到微安數量級。如此高的精度對于復雜環(huán)境中的容性設備來(lái)講，信號調理電路的設計和軟件濾波器的設計尤為重要。
2．1 放大電路
本系統放大電路采用動(dòng)態(tài)增益的辦法實(shí)現。其具體電路如圖2所示，CH1 A，CH1 B，CH1 C接CPLD，由CPLD進(jìn)行控制。即如圖3中的風(fēng)通過(guò)數字控制的方式來(lái)實(shí)現。主控芯片CPLD選用EPM3128ATC100-10，該芯片是一款高性能、低功耗、基于E2PROM的可編程邏輯器件，片內集成了2 500個(gè)可用門(mén)，8個(gè)邏輯陣列模塊(LAB)，每個(gè)LAB由16個(gè)宏單元組成，最多為用戶(hù)提供80個(gè)I／O口，通過(guò)JTAG接口進(jìn)行在線(xiàn)編程，可以進(jìn)行100次的程序燒寫(xiě)。選用該芯片主要基于以下幾點(diǎn)考慮：Altera器件采用銅鋁布線(xiàn)的先進(jìn)CMOS技術(shù)，功耗低、速度快，采用互連結構，提供快速、連續的信號延時(shí)和具有相同延時(shí)的時(shí)鐘總線(xiàn)結構。邏輯集成度高，開(kāi)發(fā)周期短，使用專(zhuān)用軟件設計輸入、處理、校驗及器件編程一共僅需幾個(gè)小時(shí)。FPGA／CPLD中寄存器資源或組合邏輯資源比較豐富，更適合于時(shí)序電路和組合邏輯電路的設計。

為了防止信號的振蕩，電路中增加電容C3，對其進(jìn)行消除振蕩影響。