固定幾何結構的FFT算法及其FPGA實(shí)現

1．引言

DFT及其快速算法FFT是信號處理領(lǐng)域的核心組成部分。FFT算法多種多樣，按數據組合方式不同一般分時(shí)域和頻域，按數據抽取方式的不同又可分為基2，基4等。各算法的優(yōu)缺點(diǎn)視不同的制約因素而不同。FFT的實(shí)現方法也多種多樣，可以用軟件實(shí)現，也可以用硬件實(shí)現，用軟件在PC機或工作站上實(shí)現則計算速度很慢。一般多結合具體系統用硬件實(shí)現。例如用單片機或DSP實(shí)現。但是速度仍然很慢，難以與快速的A/D器件匹配。在雷達信號處理領(lǐng)域主要追求的目標是速度，即實(shí)時(shí)性的要求非常高。針對這種快速信號處理的要求及FPGA器件的特點(diǎn)，本文采用的是一種基2固定幾何結構的FFT算法。采用的是Altera公司推出的最新器件Stratix來(lái)做硬件仿真。Stratix器件是一款采用高性能結構體系的PLD器件。它結合了強大內核性能，大存儲帶寬，數字信號處理（DSP）功能，高速I(mǎi)/O性能和模塊化設計與一體的PLD。其內嵌的DSP模塊具有很高的乘法運算速度。在用VHDL編程時(shí)可以用MegaWizard的方法指定用DSP模塊生成乘法器，用這種乘法器來(lái)做蝶形，用多個(gè)蝶形來(lái)構成FFT運算級，通過(guò)循環(huán)即可實(shí)現FFT核心運算的并行化。用Altera公司的Quartus軟件做邏輯分析和波形分析。Quartus軟件具有很強的硬件仿真和邏輯分析功能，它可將用VHDL編寫(xiě)的硬件描述綜合到FPGA中。

2．算法介紹

為了說(shuō)明問(wèn)題的方便，下面以基2，八點(diǎn)FFT為例加以說(shuō)明。傳統的基2變幾何結構算法如下（圖一）：箭頭上的數字代表旋轉因子 中的k。圖中輸入采用的是按碼位顛倒的順序排放的。輸出是自然順序。這種結構的特點(diǎn)是每個(gè)蝶形的輸出數據仍然放在原來(lái)的輸入的數據存儲單元內，這樣只需要2N個(gè)存儲單元（FFT中的數據是復數形式，每點(diǎn)需要兩個(gè)單元存儲）。其缺點(diǎn)是不同級的同一位置蝶形的輸入數據的尋址不固定，難以實(shí)現循環(huán)控制。用FPGA編程時(shí)難以并行實(shí)現，數據處理速度慢。當FFT的點(diǎn)數增加時(shí)更是如此。通過(guò)觀(guān)察傳統結構的FFT算法可以發(fā)現，如果將第一級中間的兩個(gè)蝶形交換，則可以得到如下結構（圖二）：

對此結構進(jìn)行進(jìn)一步的變換，將第二級的輸出不送回原處而是將其存儲起來(lái)并按順序存放，則第三級中間的兩個(gè)蝶形跟著(zhù)調換，并把輸入按順序排列，就變成了如下（圖三）所示的固定結構的FFT了。在蝶形變換的同時(shí)，其旋轉因子也跟著(zhù)調換。

出數據的順序是不變的，因此每級幾何結構是固定的。用這種結構尋址方便，易于用FPGA編程，實(shí)現內部并行的FFT硬件結構，從而明顯加快FFT的運算速度。

3．FPGA硬件實(shí)現

FPGA器件的特點(diǎn)是可用硬件描述語(yǔ)言對其進(jìn)行靈活編程。利用FPGA廠(chǎng)商提供的軟件可仿真硬件的功能。使硬件設計如同軟件設計一樣靈活方便?？s短了系統研發(fā)周期。利用JTAG接口可對其進(jìn)行ISP(In System Programmable 在系統編程)提高了系統的靈活性。隨著(zhù)芯片集成度的提高，單片FPGA內不僅擁有大量的邏輯單元而且還能集成RAM,ROM,I/O及DSP塊等。從而使SOC(System On_a_Chip 片上系統)成為現實(shí)。本文采用的是Altera公司的Stratix系列芯片的EP1s25。用Altera公司的QuartusII2.0軟件做硬件仿真和邏輯分析。并將輸出結果與Matlab仿真結果進(jìn)行了比較。系統框圖如下（圖四）：

代碼用VHDL硬件描述語(yǔ)言實(shí)現。本系統的結構特點(diǎn)是：1。為提高數據精度，系統全部用16位寬。用data_array，write_array和fly_array三個(gè)數組實(shí)現了內核的并行處理，可在10個(gè)時(shí)鐘周期內算完32點(diǎn)復FFT。時(shí)鐘周期為25納秒，因此32點(diǎn)FFT只需250納秒。2。實(shí)現了數據的流水輸入輸出。在計算第i組數據的同時(shí)，第i-1組的數據FFT結果正在串行輸出，第i+1組的數據則正在串行輸入。因為內核計算是并行的，速度快，所以可以有很高的串行輸入。本系統的A/D采樣頻率可達200MHz。仿真所用的信號是：

x(t)= (0.5*sin(2*n*pi/4.7)+0.5*sin(2*n*pi/16.3)+0.1*rand(1,32))*1000

輸入數據為32點(diǎn)復數，系統仿真波形如下（局部）：

用FPGA輸出的FFT的結果（圖六）和用Matlab計算的FFT理論結果（圖七）,其頻譜如下：

此信號是由兩個(gè)正弦波疊加一個(gè)隨機函數構成的。信噪比為14db。為切合工程實(shí)際，仿真信號采用的是實(shí)信號，其頻譜具有對稱(chēng)性，因此圖中只取32點(diǎn)仿真結果的一半即16點(diǎn)便可。

4．結論

通過(guò)比較可以看出仿真結果與理論值吻合的很好。Altera公司采用傳統結構的FFT算法其32點(diǎn)的運算時(shí)間大于1.0us。用DSP做的32點(diǎn)FFT時(shí)間也要1.0us以上。本系統的最大優(yōu)勢在于利用FPGA器件豐富的邏輯資源，內嵌的RAM,ROM塊及其靈活的可編程特性采用固定幾何結構的FFT算法使運算速度較傳統方法有了很大提高。當然付出的代價(jià)是用這種并行的結構需求的硬件資源很多。隨著(zhù)芯片集成度的不斷提高，用這種并行結構實(shí)現的FFT運算其優(yōu)越性將越來(lái)越明顯。而且用這種結構實(shí)現的FFT很容易擴展。只需要增加蝶形的個(gè)數和循環(huán)次數即可。詳細說(shuō)明見(jiàn) VHDL源程序。