CPLD在遠程多路數據采集系統中的應用

摘要：采用VHDL語(yǔ)言和圖形輸入設計方法，給出了用CPLD在遠程多路數據采集系統中實(shí)現地址譯碼、串口擴展、模塊測試、模數轉換以及高位數據處理等功能的具體方法，同時(shí)簡(jiǎn)要介紹了遠程多路數據采集系統的工作原理及軟、硬件框架。

關(guān)鍵詞：CPLD；單片機；譯碼；RS-232；VHDL； EPM7256SQC208

ＣＰＬＤ(Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ?復雜可編程邏輯器件)是在傳統的ＰＡＬ、ＧＡＬ基礎上發(fā)展起來(lái)的。目前，ＣＰＬＤ已在通訊、ＤＳＰ及微機系統中有著(zhù)非常廣泛的應用，它不僅可使設計的產(chǎn)品小型化、集成化和穩定可靠，而且還具有在系統或在芯片直接編程的能力，從而使電子系統的設計、開(kāi)發(fā)、更新與維護變得更為方便，更便于裝配和批量生產(chǎn)。因此，利用ＣＰＬＤ可大大縮短設計周期，減少設計費用，降低設計風(fēng)險。遠程多路數據采集系統，不但需要較多的片選信號，而且模塊測試所占用的Ｉ／Ｏ口資源也較多，用一般的芯片較難實(shí)現，而用ＣＰＬＤ／ＦＰＧＡ則不但可以較好地實(shí)現其功能，而且還可大大提高設計能力和設計效率。

１　系統組成思路

本遠程多路數據采集系統以Ａｌｔｅｒａ公司７０００Ｓ系列ＣＰＬＤ產(chǎn)品中的ＥＰＭ７２５６ＳＱＣ２０８－１０為控制核心，并由Ａ／Ｄ(模擬量采集)模塊、ＤＩ(數字量采集)模塊、Ｄ／Ａ(模擬量輸出)模塊、ＤＯ(數字量輸出)模塊、ＭＣＵ模塊、電源模塊及Ｉ／Ｏ接口模塊組成，其系統組成原理圖如圖１所示。

圖中，ＭＣＵ模塊主要由ＣＡＮ總線(xiàn)模塊、ＲＳ－４８５模塊、ＲＳ－２３２模塊、時(shí)鐘和復位模塊、ＣＰＬＤ模塊等組成，ＭＣＵ模塊的電路原理圖如圖２所示。該遠程多路數據采集系統的Ｉ／Ｏ接口板共有１４個(gè)插槽，其中１２個(gè)插槽可實(shí)現Ａ／Ｄ模塊、Ｄ／Ａ模塊、ＤＩ模塊、ＤＯ模塊等四種模塊的任意配置。因此，單個(gè)數據采集系統最大可采集１９２路模擬量或１９２路數字量，也可以提供最大９６路模擬量輸出或１９２路數字量輸出。多個(gè)數據采集系統也可以根據實(shí)際和現場(chǎng)需要通過(guò)ＣＡＮ總線(xiàn)、ＲＳ－４８５總線(xiàn)或ＲＳ－２３２總線(xiàn)進(jìn)行連接，從而實(shí)現上百個(gè)或上千個(gè)采集頻率不高的遠程數據采集。該遠程多路數據采集系統可采集０～５Ｖ的電壓信號和４～２０ｍＡ的電流信號，數字量輸出電平為１２Ｖ，可直接控制１２Ｖ的繼電器。

顯而易見(jiàn)，傳統的設計思路不但要使用大量的外圍芯片，而且需要主處理器直接控制各種采集模塊和控制模塊，并完成各模塊和通道的自檢。因此，這種解決方案需要占用主處理器大量的Ｉ／Ｏ資源和處理時(shí)間。然而，一般處理器的 Ｉ／Ｏ資源極其有限，而且又要求大量的匯編軟件配合，這就使設計移植變得比較困難；此外，由于Ｉ／Ｏ的頻繁操作也不利于系統調度軟件的設計和其他軟件模塊的實(shí)時(shí)執行，因而在現場(chǎng)更難以組成分布式控制管理系統（ＦＣＳ）?？梢?jiàn)，如果采用傳統的設計方法，不但使系統設計較為龐大，而且開(kāi)發(fā)成本高、設計周期長(cháng)、設計效率低。所以，傳統的設計思路在遠程多路數據采集系統中是不可取的，而使用ＣＰＬＤ或ＦＰＧＡ器件則可以較好地解決上述問(wèn)題。

２?。茫校蹋脑O計

２．１ 頂層軟件設計

上述功能可在ＭＡＸ＋ＰＬＵＳＩＩ ９．５環(huán)境下設計完成。該系統的軟件設計采用“自頂向下”、“軟硬兼施”的設計方法，主要設計了五大功能模塊，分別是ＤＥＣＯＤＥ?地址譯碼?模塊、ＡＤ?模擬量輸入數據處理?模塊。ＤＡＴＡ?數據處理?模塊、ＴＥＳＴ?模塊自動(dòng)識別?模塊、ＵＡＲＴ?串口擴展?模塊，其設計原理圖如圖３所示。其中譯碼模塊用于完成處理器對ＣＰＬＤ片內和片外模塊的尋址和譯碼，這是一種簡(jiǎn)單的譯碼邏輯和觸發(fā)電路，共產(chǎn)生３４個(gè)片選信號。ＡＤ模塊用于完成對１０位Ａ／Ｄ 轉換芯片ＴＬＶ１５７８高位Ｄ８、Ｄ９的處理以及實(shí)現Ｄ９／Ａ１、Ｄ８／Ａ０的分時(shí)復用，是一般組合邏輯電路和數據緩沖及鎖存電路。ＴＥＳＴ模塊用于完成對各種模塊的自動(dòng)識別，包括識別某一插槽有無(wú)模塊以及具體是何種模塊，該模塊共需處理３６個(gè)測試信號。ＤＡＴＡ模塊用于簡(jiǎn)單處理各種數據，包括數據的緩沖、鎖存以及驅動(dòng)放大等。由于該系統中單片機的串口被ＲＳ－４８５占用，因此，ＵＡＲＴ模塊一般用于實(shí)現ＲＳ－２３２串口擴展。

２．２ 底層軟件設計

底層軟件設計是基于頂層軟件中五大功能模塊而設計的，其中ＵＡＲＴ模塊設計采用ＶＨＤＬ語(yǔ)言描述完成，而ＤＥＣＯＤＥ模塊、ＴＥＳＴ模塊、ＤＡＴＡ模塊和ＡＤ模塊由于原理和時(shí)序相對簡(jiǎn)單，則采用圖形輸入設計方法，并通過(guò)編譯、綜合、仿真后生成底層設計文件（即生成相應的設計符號＊．ｓｙｍ），以供頂層設計調用。

為了突出重點(diǎn)，這里只簡(jiǎn)單介紹ＵＡＲＴ模塊的底層設計。ＵＡＲＴ模塊是一個(gè)８位全雙工異步接收發(fā)送器模塊，該模塊主要由四個(gè)子模塊構成，即并入串出模塊、串入并出模塊、接口模塊、時(shí)鐘產(chǎn)生模塊。該ＵＡＲＴ模塊的主要功能是：從計算機接收８位并行數據并發(fā)送到串口輸出；二是從串口讀入外部串行數據并將其轉換為８位并行數據送到計算機。

并入串出操作由輸入信號的高電平觸發(fā)的，串行輸出結束后，結束信號變?yōu)椤啊?。而串入并出操作則由串行輸入的下降沿觸發(fā)，且串行輸入要保持低電平持續半個(gè)周期以上。此半周期時(shí)鐘同時(shí)可作為輸入移位時(shí)鐘，８位數據輸入結束后，結束信號變?yōu)椤啊⒕S持到下次數據輸入。數據口是８位雙向三態(tài)Ｉ／Ｏ口。

時(shí)鐘產(chǎn)生模塊產(chǎn)生的時(shí)鐘用于并入串出模塊和串入并出模塊。在串入并出操作中，工作時(shí)鐘只有高于移位時(shí)鐘，才能檢測是否開(kāi)始一次新的輸入過(guò)程，因此，工作時(shí)鐘是移位時(shí)鐘的４倍。其時(shí)鐘產(chǎn)生模塊的ＶＨＤＬ源程序如下：

ＬＩＢＲＡＲＹ ＩＥＥＥ;

ＵＳＥ ＩＥＥＥ．ＳＴＤ_ＬＯＧＩＣ_１１６４．ＡＬＬ;?

ＥＮＴＩＴＹ ｃｌｋｇｅｎ ＩＳ

ＰＯＲＴ (ｉｃｌｋ,ｏｃｌｋ:ＢＵＦＦＥＲ ＳＴＤ_ＬＯＧＩＣ);?

ＥＮＤ ｃｌｋｇｅｎ;

ＡＲＣＨＩＴＥＣＴＵＲＥ ｃｌｋ ＯＦ ｃｌｋｇｅｎ ＩＳ

ＳＩＧＮＡＬ ｉｃｌｋ_ｌａｇ,ｏｃｌｋ_ｌａｇ:ＴＩＭＥ:＝０ ｎｓ;

ＳＩＧＮＡＬ ｔｅｍｐ_ｉｃｌｋ,ｔｅｍｐ_ｏｃｌｋ:ＳＴＤ_ＬＯＧＩＣ;

ＢＥＧＩＮ

ＰＲＯＣＥＳＳ(ｔｅｍｐ_ｉｃｌｋ,ｔｅｍｐ_ｏｃｌｋ)

ＢＥＧＩＮ

ｔｅｍｐ_ｉｃｌｋ＜＝ＮＯＴ ｔｅｍｐ_ｉｃｌｋ ＡＦＴＥＲ ｉｃｌｋ_ｌａｇ／４;

ｔｅｍｐ_ｏｃｌｋ＜＝ＮＯＴ ｔｅｍｐ_ｏｃｌｋ ＡＦＴＥＲ ｏｃｌｋ_ ｌａｇ;

ＥＮＤ ＰＲＯＣＥＳＳ;

ｉｃｌｋ＜＝ｔｅｍｐ_ｉｃｌｋ;

ｏｃｌｋ＜＝ｔｅｍｐ_ｏｃｌｋ;

ＥＮＤ ｃｌｋ;

限于篇幅，ＵＡＲＴ模塊的其它底層模塊設計這里不作一一介紹。

圖3

３　系統仿真和驗證

軟件設計完成后，可根據Ｐｒｏｔｅｌ９９ＳＥ中的電路原理圖進(jìn)行引腳鎖定，然后啟動(dòng)編譯程序來(lái)編譯項目。編譯器將進(jìn)行錯誤檢查、網(wǎng)表提取、邏輯綜合和器件適配，然后進(jìn)行行為仿真、功能仿真和時(shí)序仿真。最后采用并口下載電纜ＢｙｔｅＢｌａｓｔｅｒ并通過(guò)ＪＴＡＧ編程方式將ｔｏｐ．ｐｏｆ文件下載到ＥＰＭ７２５６ＳＱＣ２０８－１０芯片中，從而生成硬件電路。４　結束語(yǔ)

為了將該遠程多路數據采集系統應用到污水處理自動(dòng)控制系統中，筆者設計了以計算機為核心的分布式控制管理系統（ＦＣＳ），從而高性?xún)r(jià)比地實(shí)現了污水處理設備的自動(dòng)化控制和信息化管理，穩定可靠地發(fā)揮了污水處理設備的作用，實(shí)現了現場(chǎng)數據信息傳遞的完全數字化，同時(shí)保證了數據采集的準確性和控制功能的可靠性。

借助先進(jìn)的ＭＡＸ＋ＰＬＵＳＩＩ ＥＤＡ設計軟件和高可靠性的ＣＰＬＤ／ＦＰＧＡ芯片開(kāi)發(fā)的這種分布式控制管理系統，不但可大大節省電路開(kāi)發(fā)費用，而且能提高設計效率，同時(shí)還可有效實(shí)現電路的數字化與微型化。