可編程邏輯器件APEX20K的原理及應用
加入技術(shù)交流群
摘要：介紹了Altera公司生產(chǎn)的多核架構可編程邏輯器件APEX20K系列芯片的主要特點(diǎn)和結構功能，給出了APEX20K內含的ClockLock以及ClockBoost電路的典型應用實(shí)例。
關(guān)鍵詞：可編程邏輯器件 在系統設計 FPGA APEX20K
1 主要特點(diǎn)
APEX20K是Altera公司生產(chǎn)的首款帶有多核架構的可編程邏輯器件，密度在30 000到1 500 000門(mén)，時(shí)鐘速度高達822MHz。這種多核結構克服了必須用多個(gè)器件來(lái)實(shí)現系統級設計的麻煩，同時(shí)也節省了PCB板的空間。由于A(yíng)PEX20K具有功耗低、體積小、集成度高、速度快、費用低、用戶(hù)可定義功能及可重復編程和擦寫(xiě)等許多優(yōu)點(diǎn)，因此，可廣泛應用于系統板級設計領(lǐng)域。APEX20K主要特點(diǎn)如下：
●是第一款帶有多核架構的可編程邏輯器件；
●內含嵌入式系統模塊，并可實(shí)現多種存儲器功能，其中包括先進(jìn)先出存儲功能（FIFO）、雙口RAM、CAM（內容可尋址存儲器）；
●密度高，門(mén)數多，邏輯元素高達51840，RAM高達442368位，基于多核的乘積項高達3456，因此可以滿(mǎn)足系統級設計的高密度要求；
●功耗低，采用1.8V-2.5V電壓供電，并可與1.8V、2.5V、3.3V、5.0V供電的器件接口；
圖1
●帶有4個(gè)鎖相環(huán)電路，可提供時(shí)鐘鎖定、時(shí)鐘管理和時(shí)鐘移位功能，因此可以降低時(shí)鐘的延遲和抖動(dòng)，并可以提供時(shí)鐘的1倍至60倍的倍頻與1到256的分頻，可編程時(shí)鐘相位和延遲相移；
●具有強大的I/O功能，與PCI SIG局部總線(xiàn)標準外設兼容，支持低壓差分信號（LVDS）、LVTTL、LVCMOS、GTL+、CTT、AGP、LVPECL、SSTL-3和SSTL-2及高速終端邏輯（HSTL Class I）；
●兼容64bit、64MHz PCI,支持PCI-X；
●支持高速外部存儲器，包括DDR SDRAM以及ZBT SRAM；
●可在多重電壓下工作，非常適合在混合電壓系統中使用；
●采用FineLine BGA封裝，減小了芯片的占用面積，同時(shí)具有更好的溫度特性；
●嵌入了SignalTap的邏輯分析儀，增強了芯片的功能驗證性能；
●支持Altera的QuartusTM II開(kāi)發(fā)系統的自動(dòng)布線(xiàn)功能。
2 功能描述
APEX20K系列器件將查找表邏輯和乘積項邏輯以及存儲器集成在一體。其4輸入查找表功能可實(shí)現復雜的數字信號處理功能，并可用乘積項實(shí)現高速控制邏輯和狀態(tài)機。APEX20K中每個(gè)IOE包含一個(gè)雙向I/O緩沖器和一個(gè)寄存器，IOE可以作為輸入管腳、輸出管腳和雙向管腳使用。圖1所示為APEX20K器件的結構框圖。APEX20K提供了2個(gè)專(zhuān)用的時(shí)鐘管腳和4個(gè)專(zhuān)用輸入管腳來(lái)驅動(dòng)寄存器控制輸入，這些輸入信號可以產(chǎn)生高速低畸變的時(shí)鐘分布。它們使用專(zhuān)用的布線(xiàn)通道，延遲非常小。有4個(gè)專(zhuān)用信號用于驅動(dòng)全局信號，這4個(gè)全局信號同時(shí)可以由內部邏輯驅動(dòng)，以產(chǎn)生一個(gè)高扇出的異步清零信號。APEX20K器件系列同時(shí)提供有ClockLock、ColckBoost和Clockshift時(shí)鐘管理電路。
APEX20K系列器件架構提供有進(jìn)位鏈和層疊鏈2種類(lèi)型的專(zhuān)用高速數據通道，可用來(lái)連接相鄰的LEs。這種連接不用局部互連通道，而只用進(jìn)位鏈可執行加法器、計數器和比較器（可被軟件工具和Mega功能自動(dòng)使用），專(zhuān)用的層疊鏈可以執行高速、高扇出邏輯功能。APEX20K系列的LE可以工作在如圖2所示的3種模式。
（1）正常工作模式
該模式利用其內部的層疊鏈，適用于通用邏輯的應用，組合功能或是寬帶解碼功能。在此模式下，來(lái)自L(fǎng)AB局部互連和進(jìn)位輸入的四個(gè)數據輸入到四輸入LUT。
（2）算術(shù)模式
該模式適用于加法器、累加器和比較器的應用。在算術(shù)模式中，一個(gè)LE使用2個(gè)3輸入LUT。其中第一個(gè)LUT利用進(jìn)位輸入信號及輸入數據產(chǎn)生一個(gè)組合輸出。第二個(gè)LUT利用該組合信號產(chǎn)生進(jìn)位輸出，并以此形成進(jìn)位鏈。
（3）計數模式
該模式可提供時(shí)鐘使能、計數使能、同步加/減控制、同步清零、同步加載選擇。同步清零和同步加載是LAB寬信號，其影響LAB的寄存器。因此，如果LAB中的任何一個(gè)工作在計數模式，LAB中其余的LEs被用作同一計數器的一部分或是復合功能。計數模式利用兩個(gè)三輸入LUTs，一個(gè)計數數據，另一個(gè)產(chǎn)生快速進(jìn)位位。一個(gè)二選一復用器提供同步加載，另一個(gè)AND門(mén)提供異步清零。
3 應用舉例
APEX20K系列器件支持ClockLock和ColckBoost等時(shí)鐘管理功能，這些功能由PLL保證。ClockLock電路使用一個(gè)同步的PLL來(lái)減少器件內部的時(shí)鐘延遲和畸變。ColckBoost電路可以對時(shí)鐘進(jìn)行倍頻。其內部帶有高速的時(shí)鐘分布樹(shù)，而且設計者不需要對時(shí)鐘分布樹(shù)進(jìn)行設計和優(yōu)化。
在設計電路板時(shí)可使用低頻的信號來(lái)作為輸入時(shí)鐘，然后在片內通過(guò)倍頻將其變成高頻時(shí)鐘。因為使用低頻時(shí)鐘可以降低傳輸線(xiàn)干擾，簡(jiǎn)化電路板的布局。APEX20K可進(jìn)行2或4的倍頻，而APEX20KE可進(jìn)行更復雜的倍頻。
3.1 倍頻電路的應用
在以微處理器為核心的應用中，系統的輸入時(shí)鐘頻率可以比系統中其余器件的時(shí)鐘頻率低。一個(gè)嵌入式微處理或其外圍電路可以以比I/O總線(xiàn)時(shí)鐘更快的速率運行。由于在嵌入式應用中，同步或計數時(shí)都需要快速時(shí)鐘，因此，APEX20K中的時(shí)鐘管理電路經(jīng)常用于對低頻總線(xiàn)時(shí)鐘進(jìn)行倍頻，并可進(jìn)行在系統開(kāi)發(fā)。圖3為其在嵌入式應用中時(shí)鐘合成電路。
3.2 降低板上時(shí)鐘的延遲
利用APEX20KE系列器件的反饋引腳可以降低板上各個(gè)器件之間的時(shí)鐘畸變，用PLL功能可將反饋輸入端連接至CLK輸入端。PLL可在工作期間動(dòng)態(tài)調整由于溫度或電壓變化引起的輸出變化。因此在進(jìn)行電路板設計時(shí)，反饋輸入端的延遲應與所涉及的每個(gè)器件產(chǎn)生的延遲匹配。相同的延遲可確保同步的反饋輸入端與目標器件的同步，從而消除延遲。圖4是利用APEX20KE器件消除板上延遲的示意圖。
進(jìn)行電路板布線(xiàn)設計時(shí)，應使從CLKLK-OUT1端至每個(gè)器件的路徑與反饋到CLKLK-FB1端的路徑相等。
4 結論
利用APEX20K先進(jìn)的ClockLock和ClockBoost功能可以顯著(zhù)提高系統的性能和設計靈活性。并可在器件內降低時(shí)鐘延遲和消除時(shí)鐘畸變。ClockBoost可以簡(jiǎn)化電路板的設計，而且在器件內部可以執行比輸入時(shí)鐘頻率高許多的邏輯運算。此外，APEX20KE系列器件還可以執行m/(n)k)的倍頻，其中m和k的數值范圍為2～160，n范圍1～16。其具有的LVDS I/O接口和相位調整可以進(jìn)行更復雜的時(shí)鐘合成處理。
APEX20K系列器件可以支持很多電壓標準，特別是LVDS的性能可以達到822M/s，且有很強的抵抗板級噪聲能力，功耗也非常低。采用LVDS作為I/O接口的解決方案正逐漸成為一種趨勢。因此，APEX20K系列器件會(huì )應用到越來(lái)越多的領(lǐng)域。
評論