基于Virtex5高性能FPGA的脈沖激光測距系統設計

2 激光測距原理
在此僅討論脈沖體制的激光雷達。作為一種非相干激光雷達，它采用的是脈沖法測距，即利用脈沖激光器發(fā)射一個(gè)或一列很窄的激光脈沖，通過(guò)測量回波與發(fā)射主波之間的脈沖延遲時(shí)間來(lái)測量距離(即測量飛行時(shí)間法)。在靈敏度足夠和不產(chǎn)生測距模糊的情況下，其最大測量距離為：
R一=cTr/2=(C/2/fr=) (1)
式中：c是光速；Tr是激光往返于發(fā)射器和目標之間的傳播時(shí)間，這里等于發(fā)射脈沖的重復周期；fc是激光發(fā)射脈沖的重復頻率，用于確定回波脈沖是否到達的同步標志則決定了測距的準確度。對于利用計數脈沖計算光脈沖傳播時(shí)間，其傳播時(shí)間為：T=Tc?N=N/fc (2)
式中：N為傳播時(shí)間內計數脈沖個(gè)數；Tc為計數器時(shí)鐘周期；fc為計數器時(shí)鐘頻率。其目標距離為：R=cN/2fc (3)
由式(3)可知，fc越大，測量距離R精度越小。因此脈沖激光測距法的測距精度與計數脈沖時(shí)鐘頻率成反比，即時(shí)鐘頻率越高，測距精度也越高。

3 AT84AS004和XCL5VLX50簡(jiǎn)介
AT84AS004是由1：4的DMUX組成的10位2 Gs／s模數轉換器，適用于滿(mǎn)足第一或第二奈奎斯特采樣定律的寬帶信號的數字化。當它工作在2 Gs/s時(shí)，滿(mǎn)足奈奎斯特第一定律會(huì )有7．8位的有效位和一55 dB的SFDR；滿(mǎn)足奎斯特第二定律會(huì )有7．5位的有效位和54 dB的SFDR。1：4的多路數字信號輸出是與LVDS邏輯兼容的，與標準的DSP和FPGA接口匹配，AT84AS004工作在2 Gs／s。由于A(yíng)/D轉換器AT84AS004集成度較高，模塊設計相對簡(jiǎn)單。前端與運放采用差分輸入方式，后端與FPGA內的4個(gè)雙口RAM對應連接。采樣速率為1 GHz，數據輸出采用1：4并行模式，輸出數據率為250 MHz,輸入時(shí)鐘和數據輸出時(shí)鐘類(lèi)型可分別設置為CLK／2和DR/2，設置方法如圖1所示。PCB設計可參考AT84A―S004一EB數據手冊。
FPGA的選型主要基于高速和RAM資源豐富考慮目。由于XCL5VLX50的內核可工作在550MHz時(shí)鐘嚇，同時(shí)內部具有接近2 Mbit的RAM存儲空間，能很好滿(mǎn)足前端高速A／D數據采集和存儲接口設計，同時(shí)也能滿(mǎn)足高速數據吞吐率的要求。

4 激光脈沖測距雷達系統實(shí)現框架
系統由高速運放、高速A/D轉換器、低通濾波器、積累平均等功能模塊組成。其中，低通濾波器可通過(guò)FPGA硬件完成，積累平均等功能模塊可由高性能DSP組成。同時(shí)還需要有高速、高性能的FPGA構成MD轉換器與FPGA和FPGA與DSP之間的高速數據接口。其信號流程是模擬信號首先通過(guò)運放AD8352差分放大送入AT84AS004內，輸出分A，B，C,D 4個(gè)端口。當采樣率為1 GHz時(shí)，采用同步輸出模式的數據輸出頻率可達到125 MHz，再在FPGA內做相應處理，根據采樣同步信號形成數據幀，分別送入TS一201的鏈路口L0~L3和總線(xiàn)DO～D63上。存入TS一20l片內RAM中并進(jìn)行相關(guān)運算，然后通過(guò)鏈路口送入第2片TS一201中進(jìn)行其他數據運算，數據結果通過(guò)與DSP相連的CY7C68013轉換為USB協(xié)議數據或串口數據傳到上位機。上位機軟件采用VC語(yǔ)言，設計軟件可識別USB接口，將距離數據讀出并實(shí)時(shí)顯示。A／D變換器時(shí)鐘由AD9516產(chǎn)生，輸入系統時(shí)鐘或板上晶體振蕩器時(shí)鐘。圖2所示為系統設計框圖。

5 FPGA內部接口設計
FPGA內部要求完成同步接收前端A/D采集的數據，并將數據進(jìn)行低通濾波處理后轉換為T(mén)S201鏈路口模式數據和總線(xiàn)模式數據，同時(shí)還要求模擬設計SPI端口完成時(shí)鐘器件AD9516的初始化配置。與前端A／D接口設計采用4路同步鎖存模式，同步接
收時(shí)鐘為125 MHz，上下沿觸發(fā)，每路數據位寬為10 bit，將每路低位補零處理后拼成64 bit數據，各接口設計如圖3所示。

6 系統性能分析
6．1 采樣率
為了能對激光窄脈沖實(shí)時(shí)采樣，要求采樣率達1 GHz。該方案采用E2V公司的高速A／D轉換器AT84AS一004，其最高采樣率可達2 GHz，提高了系統的升級能力，同時(shí)由于該器件具有多路轉換功能，因而可大大降低數據傳輸速率，為系統硬件設計提供了條件。
6．2 數據傳輸率
由于A(yíng)／D采樣位寬為10位，當采樣率為1 GHz時(shí)，其數據傳輸速率為10 Gbit／s，故對系統的吞吐能力提出了挑戰。系統的吞吐能力完全取決于高性能ADSP TS201的鏈路口與總線(xiàn)的傳輸能力，當TS201系統工作在80 MHz時(shí)，鏈路口時(shí)鐘工作在350 MHz時(shí)，總吞吐能力為13．52 Gbit／s，完全可以滿(mǎn)足當前系統數據吞吐能力要求。而當采樣率為1 GHz。系統采樣時(shí)間為10μs，采樣周期為1 ms時(shí)，可以在FPGA內部設計雙口RAM，其緩存空間最大需要100 Kbit，而單獨總線(xiàn)的傳輸速率在0．5 ms內就可達2．56 Mbit，鏈路口可作為系統升級為2 GHz采樣率時(shí)備用。
6．3 測距精度
由于測距精度與計數脈沖頻率成反比，當計數脈沖頻率為500 MHz時(shí)，其理想情況下的最小測距精度可達0．3 m。

7 結語(yǔ)
在給定測距范圍內，測距系統無(wú)非追求兩個(gè)重要指標：一是測距精度，二是實(shí)時(shí)性。當采用高性能FPGA作為激光窄脈沖處理核心框架后，系統在這兩個(gè)指標上都具備軟件處理上無(wú)可替代的硬性指標。