基于FPGA的160路數據采集系統設計
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隨著(zhù)科學(xué)技術(shù)和國民經(jīng)濟的發(fā)展，電能需求量日益增加，對電能質(zhì)量的要求也越來(lái)越高。這對電能質(zhì)量的監測提出了挑戰。電能質(zhì)量的監測往往需要多通道數據采集，但因其覆蓋面積大，周期性強，采集數據量大，因此對數據采集系統的采集、傳輸速度和精度提出了較高的要求。常用的數據采集方案往往采用單片機或數字信號處理器(DSP)作為控制器。以控制模數轉換器(ADC)、存儲器和其他外圍電路的工作。但因單片機自身指令周期及處理速度的影響，很難達到多通道高速數據采集系統的要求，雖然DSP可以實(shí)現較高速的數據采集，但在提高其速度的同時(shí)，也增加了系統成本?，F場(chǎng)可編程門(mén)陣列(FPGA)以其時(shí)鐘頻率高，內部延時(shí)小，速度快，效率高，組成形式靈活等特點(diǎn)在高速數據采集方面有著(zhù)單片機和DSP無(wú)法比擬的優(yōu)勢。
2 多路信號采集原理
圖1示出多路高速數據采集系統的硬件結構。160路信號經(jīng)過(guò)低通濾波器和輸出跟隨器到多通道模擬開(kāi)關(guān)，并由FPGA控制邏輯選通模擬開(kāi)關(guān)．每次只選通一路，經(jīng)A／D轉換后存入存儲器。
3 開(kāi)關(guān)與FPGA控制邏輯的連接
圖2a中ADG506是一個(gè)能選通16路信號的開(kāi)關(guān)。系統中使用了10片ADG506。通過(guò)FPGA控制ADG506的使能端實(shí)現開(kāi)關(guān)的選通。ADG506的18引腳是使能端，高電平有效。利用圖2b中的ENl~ENl0控制可實(shí)現10片ADG506的選通；利用A0~A3編碼可實(shí)現信號的選通。A0~A3的值是在0000時(shí)選通S1信號，依次類(lèi)推，在1111時(shí)選通S16信號。該系統的時(shí)鐘是40 MHz，采樣率為500 kHz，每一路信號采集10個(gè)點(diǎn)，共采集160路。A0～A3取決于f_channel的低4位；ENl～ENl0取決于f_channel的其他位數。圖3給出程序流程圖。
4 時(shí)間計算
用于該采集系統中的電子開(kāi)關(guān)，其導通時(shí)的觸點(diǎn)電阻約為400Ω，關(guān)斷電阻大于1 kΩ；引腳集成電容為30 pF；運放采用AD824，其輸入阻抗大于1013Ω。由此電容的充電過(guò)程為：
電容的漏電過(guò)程為：
由于共有192組跟隨電路，故條件t2≥192t1成立。其中式(2)和式(4)為開(kāi)關(guān)導通與關(guān)斷時(shí)的約束條件。在紋波系數為1‰時(shí)，有exp(一t1／1．2×10-8)≤0．001、exp(一t2/300)≥0．999，因此tl≥82．9 ns和t2≤300 ms。顯然￡l和t2不滿(mǎn)足約束條件t2≥192t1，所以一輪開(kāi)關(guān)切換不能同時(shí)滿(mǎn)足式(2)和式(4)。為了提高精度，首先令t2300 ms，以滿(mǎn)足式(4)條件。此時(shí)t1=1．56 ms。為了滿(mǎn)足式(2)，必需使Ui一Uo’足夠小，經(jīng)過(guò)計算，經(jīng)1．56 ms時(shí)間電容可充到100％。
總之，要求如下：①開(kāi)關(guān)切換最慢不低于192／t2≈640 Hz；②無(wú)論切換快慢，開(kāi)關(guān)時(shí)間都要求大于192x82．9 ns=15．92μs，紋波才會(huì )小于1‰；③該采集系統的采樣速率為500 Ks／s。
5 結語(yǔ)
由于整個(gè)系統的控制采用FPGA實(shí)現，具有組織方式靈活的特點(diǎn)，可以依據現場(chǎng)的具體情況，對FPGA的內部配置進(jìn)行修改并調試。這種數據采集系統適用于多種數據采集的應用場(chǎng)合，是一種比較理想的實(shí)時(shí)數據采集方案。該設計已用于某裝置信號的采集系統中。實(shí)際應用證明，該采集系統完全滿(mǎn)足其多通道數據采集的要求。通過(guò)對典型單通道A／D采集系統的改進(jìn)，在模擬開(kāi)關(guān)級聯(lián)的數據采集系統中。A／D轉換器的輸入端電容為多路開(kāi)關(guān)的集成電容，其電容值較小。該改進(jìn)方案提高了數據采集的速度和精度。
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