基于SOPC的簡(jiǎn)易誤碼率測試儀設計技術(shù)
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3．4 用SignalTap嵌入式邏輯分析儀驗證設計
SignalTap允許設計者在FPGA運行期間同時(shí)監視內部信號。通過(guò)下載電纜或傳統的分析設備連接到用戶(hù)PC機上，便可以在用戶(hù)的PC機上觀(guān)察到這些信號的波形。使用SignalTap類(lèi)似于使用邏輯分析儀，用戶(hù)能夠設置初始化、觸發(fā)(內部或外部)和顯示條件并觀(guān)察內部信號，以此研究運行狀態(tài)。用戶(hù)的分析參數可以被編譯為嵌入式邏輯分析儀(ELA)，它和設計的其他數據一起配置FPGA。
圖5是將誤碼率測試儀硬件邏輯下載到FPGA中，用SignalTap看到的系統實(shí)際運行時(shí)的波形截圖。它顯示的是當測試代碼設定為循環(huán)代碼模式時(shí)，測試代碼從0OH到FFH之間循環(huán)發(fā)送的波形情況。信號am_clk是系統時(shí)鐘；to_7969clk是信號接收端AM7969的輸入時(shí)鐘；am_ack是信號發(fā)送端AM7968的發(fā)送反饋信號，每返回一個(gè)am_ack表示有一個(gè)數據已經(jīng)發(fā)送出去；to_7969_clk是指AM7969從接收到的信號中分離出來(lái)的時(shí)鐘信號，從SignalTap可以看出有一定的延時(shí)；am_data信號是發(fā)送端AM7968發(fā)出的數據；to_7969_data是信號接收端AM7969收到的數據，可以看出，線(xiàn)路上有一定的延時(shí)；am_strb和tO_7969_dstrb分別是AM7968和AM7969的數據發(fā)送和接收的同步脈沖信號，本測試儀就是利用這個(gè)信號來(lái)統計測試碼發(fā)送個(gè)數和測試碼接收個(gè)數的。本文引用地址：http://dyxdggzs.com/article/192153.htm
4 軟件設計
在軟件設計方面，本著(zhù)簡(jiǎn)單易用的原則進(jìn)行，在盡可能滿(mǎn)足實(shí)際使用需求的同時(shí)，提供友好的人機交互接口。下面分別介紹一下軟件的開(kāi)發(fā)環(huán)境(Nios II IDE)和軟件開(kāi)發(fā)設計。
Nios II集成開(kāi)發(fā)環(huán)境(IDE)是Nios II系列嵌入式處理器的基本軟件開(kāi)發(fā)工具。所有軟件開(kāi)發(fā)任務(wù)都可以在Nios IIIDE下完成，包括編輯、編譯和調試程序。Nios II IDE提供了一個(gè)統一的開(kāi)發(fā)平臺，用于所有Nios II處理器系統。僅僅通過(guò)1臺PC機、1片A1tera公司的FPGA以及1根JTAG下載電纜，軟件開(kāi)發(fā)人員就能夠往Nios II處理器系統寫(xiě)入程序，并與Nios II處理器系統進(jìn)行通信。Nios II IDE為軟件開(kāi)發(fā)提供4個(gè)主要功能：工程管理器、編輯器和編譯器、調試器、閃存編程器。
為了便于大批量地測量線(xiàn)路的誤碼率，方便用戶(hù)使用，設計了“自動(dòng)測量”模式。該模式的各種參數是用戶(hù)預先設置好的，其中包括測試模式、測試速率、測試代碼以及時(shí)間閾值或者數量閾值。這樣，用戶(hù)在檢測大批量的通信電纜時(shí)，就不需要重復進(jìn)行繁瑣的參數設置了。表1是需要用戶(hù)設置的參數，圖6為主程序流程。
5 結 論
本文結合石油勘探儀器車(chē)與外部設備連接電纜測試的實(shí)際，提出了一種采用SOPC技術(shù)的誤碼率測試儀整體設計實(shí)現方案。能夠較好地滿(mǎn)足測量要求，接口友好，并且在誤碼率上給予用戶(hù)比較客觀(guān)的評價(jià)。設備具有體積小、重量輕、功耗低、成本低、性能高、易于軟硬件升級等優(yōu)點(diǎn)。比起其他專(zhuān)業(yè)誤碼率測試設備，在經(jīng)濟性、實(shí)用性方面表現得尤為突出。
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