PCB版圖設計DD基于高速FPGA的PCB設計技術(shù)

如果高速PCB設計能夠像連接原理圖節點(diǎn)那樣簡(jiǎn)單，以及像在計算機顯示器上所看到的那樣優(yōu)美的話(huà)，那將是一件多么美好的事情。然而，除非設計師初入PCB設計，或者是極度的幸運，實(shí)際的PCB設計通常不像他們所從事的電路設計那樣輕松。在設計最終能夠正常工作、有人對性能作出肯定之前，PCB設計師都面臨著(zhù)許多新的挑戰。這正是目前高速PCB設計的現狀--設計規則和設計指南不斷發(fā)展，如果幸運的話(huà)，它們會(huì )形成一個(gè)成功的解決方案。

絕大多數PCB是精通PCB器件的工作原理和相互影響以及構成電路板輸入和輸出的各種數據傳輸標準的原理圖設計師與可能知道一點(diǎn)甚至可能一點(diǎn)也不知道將小小的原理圖連線(xiàn)轉換成印刷電路銅線(xiàn)后將會(huì )發(fā)生什么的專(zhuān)業(yè)版圖設計師相互合作的成果。通常，對最終電路板的成敗負責的是原理圖設計師。但是，原理圖設計師對優(yōu)秀的版圖技術(shù)懂得越多，避免出現重大問(wèn)題的機會(huì )就越多。

如果設計中含有高密度的FPGA，很可能會(huì )有許多挑戰擺放在精心設計的原理圖前面。包括數以百計的輸入和輸出口數量，超過(guò)500MHz(某些設計中可能更高) 的工作頻率，以及小至半毫米的焊球間距等，這些都將導致設計單元之間產(chǎn)生不應有的相互影響。

并發(fā)開(kāi)關(guān)噪聲

第一個(gè)挑戰很可能就是所謂的并發(fā)開(kāi)關(guān)噪聲(SSN)或并發(fā)開(kāi)關(guān)輸出(SSO)。大量的高頻數據流將在數據線(xiàn)上產(chǎn)生振鈴和串擾之類(lèi)的問(wèn)題，而電源和地平面上也會(huì )出現影響整個(gè)電路板性能的地線(xiàn)反彈和電源噪聲問(wèn)題。

為了解決高速數據線(xiàn)上的振鈴和串擾，改用差分信號是很好的第一步。由于差分對上的一條線(xiàn)是吸收(Sink)端，另一條提供源電流，因此能從根本上消除感應影響。利用差分對傳輸數據時(shí)，由于電流保持在局部，因此有助于減小返回路徑中的感應電流產(chǎn)生的“反彈”噪聲。對于高達數百MHz甚至數GHz的射頻，信號理論表明，在阻抗匹配時(shí)可以傳送最大信號功率。而傳輸線(xiàn)匹配不好時(shí)，將會(huì )產(chǎn)生反射，只有一部分信號從發(fā)端傳輸到接收設備，而其他部分將在發(fā)送端和接收端之間來(lái)回反彈。在PCB上差分信號實(shí)現的好壞將對阻抗匹配(以及其他方面)起很大的作用。

差分走線(xiàn)設計

差分走線(xiàn)設計建立在阻抗受控的PCB原理上。其模型有點(diǎn)像同軸電纜。在阻抗受控的PCB上，金屬平面層可以當作屏蔽層，絕緣體是FR4層壓板，而導體則是信號走線(xiàn)對(見(jiàn)圖1)。FR4的平均介電常數在4.2到4.5之間。由于不知道制造誤差，有可能導致對銅線(xiàn)的過(guò)度蝕刻，最終造成阻抗誤差。計算PCB走線(xiàn)阻抗的最精確方法是利用場(chǎng)解析程序(通常是二維，有時(shí)候用三維)，它需要利用有限元對整個(gè)PCB批量直接解麥克斯韋方程。該軟件可以根據走線(xiàn)間距、線(xiàn)寬、線(xiàn)厚以及絕緣層的高度來(lái)分析EMI效應。

圖1：同軸電纜和PCB的比較。

100Ω特征阻抗已經(jīng)成為差分連接線(xiàn)的行業(yè)標準值。100Ω的差分線(xiàn)可以用兩根等長(cháng)的50Ω單端線(xiàn)制作。由于兩根走線(xiàn)彼此靠近，線(xiàn)間的場(chǎng)耦合將減小線(xiàn)的差模阻抗。為了保持100Ω的阻抗，走線(xiàn)的寬度必須減小一點(diǎn)。結果，100Ω差分線(xiàn)對中每根線(xiàn)的共模阻抗將比50歐略為高一點(diǎn)。

理論上走線(xiàn)的尺寸和所用的材料決定了阻抗，但過(guò)孔、連接器乃至器件焊盤(pán)都將在信號路徑中引入阻抗不連續性。不用這些東西通常是不可能的。有時(shí)候，為了更合理的布局和布線(xiàn)，就需要增加PCB的層數，或者增加像埋孔這類(lèi)功能。埋孔只連接PCB的部分層，但是在解決傳輸線(xiàn)問(wèn)題的同時(shí)，也增加了板子的制作成本。但有時(shí)候根本沒(méi)有選擇。隨著(zhù)信號速度越來(lái)越快，空間越來(lái)越小，像對埋孔這類(lèi)的額外需求開(kāi)始增加，這些都應成為PCB解決方案的成本要素。

圖2：差分線(xiàn)設計實(shí)例。

如圖2所示的橫截面是實(shí)際差分線(xiàn)版圖的最常見(jiàn)圖案。在采用帶狀線(xiàn)布線(xiàn)時(shí)，信號被FR-4材料夾在中間。而微帶線(xiàn)時(shí)，一條導體是裸露在空氣中的。因為空氣的介電常數最低(Er= 1)，故頂層最適合布設一些關(guān)鍵信號，如時(shí)鐘信號或者高頻的SERial-DESerial (SERDES)信號。 微帶線(xiàn)布線(xiàn)應該耦合到下方的地平面，該地平面通過(guò)吸收部分電磁場(chǎng)線(xiàn)來(lái)減小電磁干擾(EMI)。在帶狀線(xiàn)中，所有的電磁場(chǎng)線(xiàn)耦合到上方和下方的參考平面，這大大降低了EMI。如果可能的話(huà)，應該盡量不要用寬邊耦合帶狀線(xiàn)設計。這種結構容易受到參考面中耦合的差分噪聲的影響。另外還需要PCB的均衡制造，這是很難控制的?？偟膩?lái)說(shuō)，控制位于同一層上的線(xiàn)間距還是比較容易的。

去耦和旁路電容器

另一個(gè)確定PCB的實(shí)際性能是否符合預期的重要方面需要通過(guò)增加去耦和旁路電容進(jìn)行控制。增加去耦電容器有助于減小PCB的電源與地平面之間的電感，并有助于控制PCB上各處的信號和IC的阻抗。旁路電容有助于為FPGA提供一個(gè)干凈的電源(提供一個(gè)電荷庫)。傳統規則是在方便PCB布線(xiàn)的任何地方都應布置去耦電容，并且FPGA電源引腳的數量決定了去耦電容的數量。但是，FPGA的超高開(kāi)關(guān)速度徹底打破了這種陳規。

在典型的FPGA板設計中，最靠近電源的電容為負載的電流變化提供頻率補償。為了提供低頻濾波并防止電源電壓下降，要使用大的去耦電容。電壓下降是由于設計電路啟動(dòng)時(shí)穩壓器的響應有所滯后。這種大電容通常是低頻響應較好的電解電容，其頻率響應范圍從直流到幾百kHz。

每個(gè)FPGA輸出變化都要求對信號線(xiàn)充電和放電，這需要能量。旁路電容的功能是在寬頻率范圍內提供局部能量存儲。另外，還需要串聯(lián)電感很小的小電容來(lái)為高頻瞬變提供高速電流。而反應慢的大電容在高頻電容器能量消耗掉以后繼續提供電流。

電源總線(xiàn)上大量的電流瞬變增加了FPGA設計的復雜性。這種電流瞬變通常與SSO/SSN有關(guān)。插入電感非常小的電容器將提供局部高頻能量，可用來(lái)消除電源總線(xiàn)上的開(kāi)關(guān)電流噪聲。這種防止高頻電流進(jìn)入器件電源的去耦電容必須非?？拷麱PGA(小于1cm)。有時(shí)會(huì )將許多小電容并聯(lián)到一起作為器件的局部能量存儲，并快速響應電流的變化需求。

總的來(lái)說(shuō)，去耦電容的布線(xiàn)應該絕對的短，包括過(guò)孔中的垂直距離。即便是增加一點(diǎn)點(diǎn)也會(huì )增加導線(xiàn)的電感，從而降低去耦的效果。

圖3-典型的PCB疊層和設計要素(注意BGA焊盤(pán)要偏離于過(guò)孔)。

其他技術(shù)

隨著(zhù)信號速度的提高，要在電路板上輕松地傳輸數據變得日益困難?？梢岳闷渌恍┘夹g(shù)來(lái)進(jìn)一步提升PCB的性能。

首先也是最明顯的方法就是簡(jiǎn)單的器件布局。為最關(guān)鍵的連接設計最短和最直接的路徑已經(jīng)是常識了，但不要低估了這一點(diǎn)。既然最簡(jiǎn)單的策略可以得到最好的效果，何必還要費力去調整板上的信號呢？

幾乎同樣簡(jiǎn)要的方法是要考慮信號線(xiàn)的寬度。當數據率高達622MHz甚至更高時(shí)，信號傳導的趨膚效應變得越發(fā)突出。當距離較長(cháng)時(shí)，PCB上很細的走線(xiàn)(比如4個(gè)或5個(gè)mil)將對信號形成很大的衰減，就像一個(gè)沒(méi)有設計好的具有衰減的低通濾波器一樣，其衰減隨頻率增加而增加。背板越長(cháng)，頻率越高，信號線(xiàn)的寬度應越寬。對于長(cháng)度大于20英寸的背板走線(xiàn)，線(xiàn)寬應該達到10或12mil。

通常， 板子上最關(guān)鍵的信號是時(shí)鐘信號。當時(shí)鐘線(xiàn)設計得太長(cháng)或不好的話(huà)，就會(huì )為下游放大抖動(dòng)和偏移，尤其是速度增加的時(shí)候。應該避免使用多個(gè)層來(lái)傳輸時(shí)鐘，并且不要在時(shí)鐘線(xiàn)上有過(guò)孔，因為過(guò)孔將增加阻抗變化和反射。如果必須用內層來(lái)布設時(shí)鐘，那么上下層應該使用地平面來(lái)減小延遲。當設計采用FPGA PLL時(shí)，電源平面上的噪聲會(huì )增加PLL抖動(dòng)。如果這一點(diǎn)很關(guān)鍵，可以為PLL創(chuàng )建一個(gè)“電源島”，這種島可以利用金屬平面中的較厚蝕刻來(lái)實(shí)現PLL模擬電源和數字電源的隔離。

對于速率超過(guò)2Gbps的信號，必須考慮成本更高的解決方案。在這么高的頻率下，背板厚度和過(guò)孔設計對信號的完整性影響很大。背板厚度不超過(guò)0.200英寸時(shí)效果較好。當PCB上為高速信號時(shí)，層數應盡可能少，這樣可以限制過(guò)孔的數量。在厚板中，連接信號層的過(guò)孔較長(cháng)，將形成信號路徑上的傳輸線(xiàn)分支。采用埋孔可以解決該問(wèn)題，但制造成本很高。另一種選擇是選用低耗損的介電材料，例如Rogers 4350, GETEK或ARLON。這些材料與FR4材料相比其成本可能接近翻倍，但有時(shí)這是唯一的選擇。

還有其他一些用于FPGA的設計技術(shù)，它們可以提供I/O位置的一些選擇。在關(guān)鍵的高速SERDES設計中，可以通過(guò)保留(但不用)相鄰的I/O引腳來(lái)隔離SERDES I/O。例如，相對于SERDES Rx和Tx, VCCRX# 和 VCCTX#以及球位置，可以保留3x3 或5x5 BGA 球區域?；蛘呷绻赡艿脑?huà)，可以保留靠近SERDES的整個(gè)I/O組。如果設計中沒(méi)有I/O限制，這些技術(shù)能夠帶來(lái)好處，而且不會(huì )增加成本。

最后，也是最好的方法之一是參考FPGA制造商提供的參考板。絕大部分制造商會(huì )提供參考板的源版圖信息，雖然由于私有信息問(wèn)題可能需要特別申請。這些電路板通常包含標準的高速I(mǎi)/O接口，因為FPGA制造商在表征和認證他們的器件時(shí)需要用到這些接口。不過(guò)要記住，這些電路板通常是為多種用途設計的，不見(jiàn)得與特定的設計需求剛好匹配。雖然這樣， 它們仍可以作為創(chuàng )建解決方案的起點(diǎn)。

本文小結

當然，本文只談及了一些基本的概念。這里所涉及的任何一個(gè)主題都可以用整本書(shū)的篇幅來(lái)討論。關(guān)鍵是要在為PCB版圖設計投入大量時(shí)間和精力之前搞清楚目標是什么。一旦完成了版圖設計，重新設計就會(huì )耗費大量的時(shí)間和金錢(qián)，即便是對走線(xiàn)的寬度作略微的調整。不能依賴(lài)PCB版圖工程師做出能夠滿(mǎn)足實(shí)際需求的設計來(lái)。原理圖設計師要一直提供指導，作出精明的選擇，并為解決方案的成功負起責任。