經(jīng)I/O優(yōu)化的FPGA

電池供電和功耗敏感應用的迅猛增長(cháng)刺激了全球對低功耗半導體的需求。今天，功耗敏感應用的人員面對更加嚴格的系統總體功耗限制、規范和標準。今天，功耗敏感應用的設計人員正面對著(zhù)更嚴格的系統總體功耗限制、規范和標準。與此同時(shí)，這些應用對功能、性能和復雜性的要求也在增加，但卻不能增加電池消耗或成本。

設計人員過(guò)去依賴(lài)ASIC而不是FPGA來(lái)滿(mǎn)足其設計中的低功耗約束。由于開(kāi)發(fā)周期較長(cháng)，一次性工程費用（NRE）高，缺乏應對標準變化及進(jìn)行后期設計修改的靈活性，所以采用硬連線(xiàn)ASIC風(fēng)險較高，對產(chǎn)品生命周期較短的應用不太實(shí)際。隨著(zhù)競爭加劇，上市時(shí)間對產(chǎn)品的成敗越來(lái)越重要，PLD逐漸成為首選的解決方案。市場(chǎng)研究機構iSuppli預測，在約值200億美元的ASIC市場(chǎng)中，高達30億美元的份額將會(huì )轉向低功耗FPGA解決方案。

事實(shí)上，設計人員已逐漸發(fā)現要適應不斷演進(jìn)的標準、縮短開(kāi)發(fā)周期并達到下一代先進(jìn)半導體產(chǎn)品所要求的封裝尺寸和功耗指標，必須采用低功耗的可重編程解決方案。例如，用于智能手機的FPGA必須在超低功耗和手機內各種不同技術(shù) (如存儲、觸摸屏或鍵盤(pán)) 的高效控制及接口能力之間實(shí)現平衡。

FPGA的選擇
當然，并非所有的可編程邏輯技術(shù)都能很好地滿(mǎn)足低功耗要求。事實(shí)上，當今市場(chǎng)某些所謂的“低功耗”器件的電流消耗高達30mA，這往往比對功率敏感的典型電池供電應用所能容忍的耗電量高出1～2個(gè)數量級。

可編程器件在上電和配置之后的功耗分為兩種基本形式――靜態(tài)功耗和動(dòng)態(tài)功耗。靜態(tài)功耗是器件上電配置后閑置狀態(tài)下的耗電量；而動(dòng)態(tài)功耗則是指器件在工作狀態(tài)下的耗電量。以往，動(dòng)態(tài)功耗是功耗的主要部分，為了解決動(dòng)態(tài)功耗問(wèn)題，器件電源電壓 (Vcc) 曾經(jīng)隨工藝尺寸的縮小而不斷降低，系統電壓也隨之減小，但是繼續降低器件Vcc的日子已不復存在。不僅如此，由于基于SRAM的器件晶體管密度極高，每一次半導體制造工藝節點(diǎn)的縮小都意味著(zhù)靜態(tài)功耗的增加。因為工藝節點(diǎn)縮小后，量子隧道效應（quantum tunneling）和亞閾區泄漏（sub-threshold leakage)之類(lèi)的問(wèn)題變得更加嚴重，這對面向功耗敏感應用的器件來(lái)說(shuō)，是一個(gè)實(shí)實(shí)在在的挑戰。隨著(zhù)漏電流加劇，靜態(tài)功耗開(kāi)始成為功耗的主要部分，成為人門(mén)最關(guān)心的問(wèn)題。