基于FPGA的線(xiàn)陣CCD驅動(dòng)時(shí)序電路的設計

3 CCD驅動(dòng)時(shí)序的設計和實(shí)現
由圖1所示，其設計方法是：在系統最佳工作頻率下，通過(guò)基本計數單元產(chǎn)生CCD工作所需的波形，保證CCD正常工作。根據TCDl500C的技術(shù)手冊，可以看出時(shí)鐘φ為典型值0．5 MHz時(shí)，占空比為1：1；輸出復位脈沖φRS為1 MHz，占空比為1：3，采樣保持脈沖φSP=1 MHz，脈沖寬度為100 ns。根據所給出的時(shí)序關(guān)系圖可以得到轉移脈沖φSH，時(shí)鐘φ，復位脈沖RS，采樣保持脈沖SP等控制信號的時(shí)序圖。由于1個(gè)φSH周期中至少要有5 411個(gè)φ脈沖，即TSH>5 411T。由此可知，改變時(shí)鐘頻率或增加光積分周期內的時(shí)鐘脈沖數，就可以改變光積分時(shí)間。即通過(guò)積分時(shí)間控制信號A1，A2，A3控制積分時(shí)間的改變；000～111分別控制8檔積分時(shí)間變換。000時(shí)間最短，111時(shí)間最長(cháng)，可以通過(guò)軟件動(dòng)態(tài)設置積分時(shí)間，實(shí)現CCD光積分時(shí)間的智能控制。部分實(shí)現程序如下：

編譯后最后得到的仿真波形結果如圖2所示。

4 結 語(yǔ)
本文實(shí)際采用Modelsim開(kāi)發(fā)系統實(shí)現編程和測試程序的編寫(xiě)，內部模塊采用Verilog硬件描述語(yǔ)言編寫(xiě)，完成了時(shí)序電路的設計和實(shí)現，并測試無(wú)誤后下載到FPGA上，產(chǎn)生CCD驅動(dòng)，輸出結果十分理想。不僅簡(jiǎn)化了電路設計，提高可靠性，而且提高了研發(fā)速度。