一種通用SPI總線(xiàn)接口的FPGA設計與實(shí)現

2.3 FIFO模塊由于微處理器的寫(xiě)數據速率遠比串口輸出速率快得多，所以必須先將數據保存于緩沖區，FIFO的容量應根據通信數據量的大小來(lái)確定，在本設計中，由于數據量不大，所以定義了一個(gè) 64 X 8位的異步 FIFO寄存器，用于保存收發(fā)數據，用 VHDL硬件描述語(yǔ)言描述的FIFO是一個(gè) 64 X 8位的數組。模塊包括兩個(gè)時(shí)鐘信號，寫(xiě)入和讀出數據總線(xiàn)，滿(mǎn)標志和空標志信號，當 FIFO為滿(mǎn)標志時(shí)，寫(xiě)入的數據將被忽略。
2.4配置模塊 該模塊設計了2 個(gè) 3 X 12位的RAM，一個(gè)用于保存主機模塊配置參數，另一個(gè)用于保存從機模式配置參數，每次主從機模式切換時(shí)將配置參數發(fā)送到數據收發(fā)模塊。數據收發(fā)模塊根據配置參數調整分頻倍數、相位、輸出順序（高位先出或低位先出）、幀長(cháng)度等。
2.5數據收發(fā)模塊

該模塊實(shí)現與從設備的通信。在主機模式下，將 FIFO的并行數據進(jìn)行并串變換，然后通過(guò) MOSI引腳輸出數據，并同時(shí)輸出驅動(dòng)時(shí)鐘和控制信號（低電平）。在從機模式下將串行輸入的數據串并變換后寫(xiě)入 FIFO模塊中。
四、仿真與驗證
將用 vhdl描述好的 SPI接口電路用 synplify進(jìn)行綜合，然后用 modelsim軟件進(jìn)行仿真。先仿真微處理器通過(guò) SPI接口發(fā)送數據過(guò)程，在地址總線(xiàn)上輸入指令寄存器地址，在數據總線(xiàn)上輸入發(fā)送數據指令，工作時(shí)鐘為89.6M，然后在地址總線(xiàn)上輸入寫(xiě)數據寄存器地址，在數據總線(xiàn)上輸入數據 01010101。得到如圖 3所示的部分管腳的波形。

然后仿真從設備發(fā)送數據過(guò)程，首先往 SPI模塊的 ss管腳輸入低電平，同時(shí)從 sclk管腳輸入驅動(dòng)時(shí)鐘，在 mosi管腳輸入數據，得到圖 4所示的波形。

用 quartus軟件進(jìn)行編譯后，將生成的網(wǎng)表文件通過(guò) JTAG下載到 altera公司的 acex1k系列 EP1k30TC144-3運行，配合設計好的單片機程序，分別給 FPGA輸入 44.8M和 89.6M工作時(shí)鐘，在 quartus的 signal tap的輔助分析下都得到了正確的結果。 EP1k30TC144-3芯片共有1728個(gè)邏輯單元，本設計使用了 138個(gè)，占系統資源的7%，是個(gè)比較理想的結果。
五、結束語(yǔ)隨著(zhù)半導體技術(shù)的進(jìn)步，FPGA的價(jià)格越來(lái)越便宜，工作頻率越來(lái)越高，使用 FPGA實(shí)現 SPI通信接口是切實(shí)可行的，本文作者創(chuàng )新點(diǎn)： 1、將總線(xiàn)控制信號封裝成指令，使用者只需通過(guò)發(fā)送指令的方式操作，避免了復雜的
時(shí)序邏輯設計問(wèn)題。 2、可以在 SPI工作過(guò)程中隨時(shí)調整配置參數。 3、充分考慮了可測試性設計，使用者可隨時(shí)查看 SPI總線(xiàn)工作狀態(tài)。