基于FPGA的64點(diǎn)FFT處理器設計

2 FFT運算器設計
2．1 系統的整體結構
一個(gè)完整的FFT運算單元應該包括以下幾個(gè)組成部分：
全局控制單元包括控制器和地址產(chǎn)生單元，用于調控整個(gè)FFT運算系統，生成蝶形運算單元以及其他子單元所需的地址，控制各子單元時(shí)序，保證其正常有序地工作；
蝶形運算器單元 由蝶形運算器和旋轉因子存儲單元(ROM)組成，負責將送入的輸人數據進(jìn)行蝶形運算，是FFT運算器的核心單元；
存儲寄存器單元 采用兩個(gè)RAM乒乓通信，通過(guò)通信接口單元接收總線(xiàn)控制信號，負責存儲輸入數據、中間數據和運算所得最終結果。
系統整體框圖如圖1所示。

3 實(shí)驗結果驗證
這里的FFT運算器通過(guò)硬件描述語(yǔ)言VHDL代碼進(jìn)行編寫(xiě)，在ModelSimSE PLUS 6．1f環(huán)境下完成系統仿真，波形仿真如圖3所示。
由波形仿真圖可以看出，地址控制單元以3位二進(jìn)制編碼定義各子單元的地址，存儲的數據在時(shí)序信號和地址總線(xiàn)單元控制下進(jìn)行FFT運算。實(shí)驗證明，當外部時(shí)鐘頻率為40 MHz時(shí)，可以對隨機生成的64點(diǎn)序列進(jìn)行FFT定點(diǎn)運算，運算時(shí)間為10μs。

4 結 語(yǔ)
這里的FFT運算器采用定點(diǎn)數處理，當處理浮點(diǎn)數時(shí)，系統存在處理異常、數據溢出等問(wèn)題。但是由于可以迅速處理多點(diǎn)數信號，因此在數字圖像處理、實(shí)時(shí)通信系統的調試和解調等方面具有一定的實(shí)際意義，達到了使用FPGA實(shí)現DSP算法的目的。
本文在以下方面有所創(chuàng )新：
(1)輸入的64位數據以8位共8組的方式并行輸入，將FFT運算流程分為6級，整個(gè)FFT運算過(guò)程清晰，結構合理，提高了運行效率。
(2)使用2塊雙口RAM作為存儲器，采用“乒乓操作”，在一個(gè)時(shí)鐘周期內保證數據傳遞的單向性，減少了數據傳輸的冗余，提高了精度。
(3)將整個(gè)FFT運算器進(jìn)行模塊化設計，在控制模塊的調配下，各個(gè)子模塊準確工作，保證了運算的可靠性。