基于FPGA的直接數字頻率合成技術(shù)設計

２?。模模釉冢疲校牵林械膶?shí)現

考慮到本系統的規模以及以后的擴展需要，該系統中的ＤＤＳ電路采用ＶＨＤＬ硬件描述語(yǔ)言來(lái)實(shí)現，因為ＶＨＤＬ語(yǔ)言設計的電路模塊可以方便地移植到不同的ＦＰＧＡ芯片中。由于硬件原因，本系統的最高頻率為１００ｋＨｚ，因此，采用常規設計即可滿(mǎn)足要求，但若要應用于高速系統，還要采用一些提高系統運行速度的措施，如采用流水線(xiàn)技術(shù)，即在設計中把延時(shí)較大的組合邏輯塊切割成兩塊大致相等的組合邏輯塊，并在這兩個(gè)邏輯塊中插入觸發(fā)器，也可通過(guò)多個(gè)觸發(fā)器時(shí)鐘來(lái)提高系統速度，還可以采用ＡＬＴＲＥＡ 公司的ＦＰＧＡ器件所特有的進(jìn)位鏈來(lái)設計高速電路。

圖２所示為一個(gè)具有頻率、相位與幅度調制的ＤＤＳ系統的ＦＰＧＡ組成框圖。它的頻率調制可以在調諧寄存器與相位累加器之間插入一加法器來(lái)實(shí)現，頻率調制與相位調制有相同的分辨率，因此，頻率可以覆蓋整個(gè)調諧頻段。相位調制器可通過(guò)在相位累加器后插入一個(gè)加法器來(lái)實(shí)現。幅度調制則是在正弦查找表后插入一個(gè)乘法器來(lái)實(shí)現。該系統具有高精度、高穩定性等特點(diǎn)。

２．１ ＲＯＭ查找表的設計

ＲＯＭ查找表在整個(gè)設計中是一個(gè)比較重要的部分。為了保證波形的平滑，設計時(shí)可將一個(gè)周期分為１０２４個(gè)點(diǎn)。但是，點(diǎn)數太多時(shí)，用文本方式輸入可能有很多困難。因此，應當用Ｃ語(yǔ)言描述正弦方程式，最后再將其轉化為所需的ｍｉｆ文件。以下是其Ｃ語(yǔ)言的源程序：

ｍａｉｎ()

{ｉｎｔ ｉ;ｆｌｏａｔ ｓ;

ｆｏｒ(ｉ＝０;ｉ＜１０２４;ｉ＋＋)

{ ｓ ＝ ｓｉｎ(ａｔａｎ(１)＊８＊ｉ／１０２４);

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２．２ ＤＤＳ主模塊設計

ＤＤＳ主模塊部分可根據上述原理，采用ＶＨＤＬ來(lái)描述，以下是部分源程序：

ＢＥＧＩＮ

ＰＲＯＣＥＳＳ (ｃｌｋ)

ＢＥＧＩＮ

ＩＦ(ｃｌｋ＇ｅｖｅｎｔ ＡＮＤ ｃｌｋ＝＇１＇) ＴＨＥＮ

＼＼時(shí)鐘上升沿觸發(fā)

ｆｒｅｑｗ＜＝ｆｒｅｑｉｎ;

ａｃｃ＜＝ａｃｃ＋ｆｒｅｑｗ; ＼＼開(kāi)始累加

ＥＮＤ ＩＦ;

ＥＮＤ ＰＲＯＣＥＳＳ;

ｒｏｍａｄｄｒ＜＝ａｃｃ(ａｄｄｅｒ ｗｉｄｔｈ－１ ｄｏｗｎｔｏ ａｄｄｅｒ ｗｉｄｔｈ－１０); ＼＼累加結果的高１１位作為

查找表的地址位

ｉ_(kāi)ｒｏｍ:ｌｐｍ_ｒｏｍ ＼＼調用ＲＯＭ查找表

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