基于FPGA的PCI總線(xiàn)接口硬件調試策略
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(3)設置被測信號?？梢允褂肗ode Finder中的SignalI TapⅡ濾波器查找所有預綜合和布局布線(xiàn)后的Signal TapⅡ節點(diǎn)，添加要觀(guān)察的信號。邏輯分析器不可測試的信號包括：邏輯單元的進(jìn)位信號、PLL的時(shí)鐘輸出、JTAG引腳信號、LVDS(低壓差分)信號等。
(4)配置采樣深度，確定RAM的大小。Signal TapⅡ所能顯示的被測信號波形的時(shí)間長(cháng)度為T(mén)X，其計算公式如下：
TX=NTS
式中，N為緩存中存儲的采樣點(diǎn)數，TS為采樣時(shí)鐘的周期；
(5)設置buffer acquisition mode。buffer ac-quisition mode包括循環(huán)采樣存儲和連續存儲兩種模式。循環(huán)采樣存儲也就是分段存儲，即將整個(gè)緩存分成多個(gè)片段(segment)，每當觸發(fā)條件滿(mǎn)足時(shí)就捕獲一段數據。該功能可以去掉無(wú)關(guān)的數據，使采樣緩存的使用更加靈活；
(6)觸發(fā)級別。Signal TapⅡ支持多觸發(fā)級的觸發(fā)方式，最多可支持1O級觸發(fā)，設計人員可以只查看最重要的數據。
(7)觸發(fā)條件。Signal TapⅡ邏輯分析器可支持多個(gè)觸發(fā)位置以及外部觸發(fā)事件，可以使用Signal TapⅡ邏輯分析器窗口中的Signal Configu-ration面板來(lái)設置觸發(fā)器選項，也可以設定復雜的觸發(fā)條件來(lái)捕獲相應的數據，以協(xié)助調試設計。當觸發(fā)條件滿(mǎn)足時(shí)，可在Signal Tap時(shí)鐘的上升沿采樣被測信號。本文引用地址：http://dyxdggzs.com/article/191871.htm
3 使用Signal Tap調試PCI主設備控制器
Signal TapⅡ邏輯分析器的使用大大加快了PCI主設備控制器的調試進(jìn)程，例如在調試DMA傳輸后的中斷產(chǎn)生時(shí)，由于軟件檢測不到中斷而導致DMA傳輸結束后，可能會(huì )使計算機死機而不能正常結束(完整的流程是：DMA傳輸結束，產(chǎn)生中斷，并在軟件檢測到中斷后進(jìn)人中斷服務(wù)程序來(lái)處理中斷，然后清除)。
對中斷產(chǎn)生的條件進(jìn)行檢查時(shí)，32位的DMA計數器必須為0，而且DMA傳輸結束標志信號必須有效，針對這一條件，使用普通的示波器和邏輯分析器根本無(wú)法跟蹤到，但是使用SignalTapⅡ邏輯分析器的高級設置，就可將這兩個(gè)條件作為觸發(fā)條件，從而檢測到中斷是否產(chǎn)生，其高級設置如圖3所示。
4 結束語(yǔ)
與傳統邏輯分析器相比，使用Signal TapⅡ邏輯分析器有以下優(yōu)勢：
(1)不占用額外的I／O資源。若使用傳統的邏輯分析儀觀(guān)察信號波形，則必須將待觀(guān)察信號引到空閑管腳，這樣，在器件管腳緊張的時(shí)候，Signal TapⅡ邏輯分析器的優(yōu)點(diǎn)就可以得到充分地體現。
(2)不占用PCB空間。若使用傳統邏輯分析儀，則需要從FPGA器件上引出測試管腳到PCB上，這樣會(huì )增加PCB走線(xiàn)難度；
(3)不破壞信號的完整性；
(4)傳統邏輯分析儀價(jià)格昂貴，而將Signal TapⅡ邏輯分析器集成在QuartusⅡ軟件中，無(wú)需另外付費；
因此，可以預見(jiàn)，Signal TapⅡ邏輯分析器將受到越來(lái)越多的設計工程師的青睞。
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