基于FPGA的高斯白噪聲發(fā)生器設計

0 引 言
現代通訊電子設備的抗干擾測試已經(jīng)成為必須的測試項目，主要的干擾類(lèi)型為噪聲干擾。在通信信道測試和電子對抗領(lǐng)域里，噪聲始終是最基本、最常用的干擾源之一。如何產(chǎn)生穩定和精確的噪聲信號已經(jīng)成為一個(gè)重要的研究領(lǐng)域。其中，帶限白噪聲信號時(shí)間相關(guān)性小，目前應用最廣泛?，F有的硬件高斯白噪聲發(fā)生器通常分為物理噪聲發(fā)生器和數字噪聲發(fā)生器兩類(lèi)，數字噪聲發(fā)生器雖然沒(méi)有物理噪聲發(fā)生器的精度高，但是實(shí)現電路較為簡(jiǎn)單，易于應用。
FPGA技術(shù)的發(fā)展，提高了硬件噪聲發(fā)生器的速度和性能，相比基于軟件實(shí)現的噪聲發(fā)生器，展現出更大的優(yōu)勢。本文設計的高斯白噪聲發(fā)生器采用FPGA的方式實(shí)現，輸出的基帶白噪聲帶寬可調，范圍為1～66 MHz，步進(jìn)3 MHz，幅度8位可調，同時(shí)可產(chǎn)生正弦波、三角波、鋸齒波、方波等函數波，通過(guò)更改現場(chǎng)可編程器件的配置波形數據也可產(chǎn)生其他復雜函數波形。

l 高斯白噪聲發(fā)生器原理
本文所述的高斯白噪聲發(fā)生器如圖1所示。

首先，在現場(chǎng)可編程門(mén)陣列(Field Programmable Gate Array，FPGA)平臺上以一個(gè)統一的時(shí)鐘速度(以后稱(chēng)之為噪聲發(fā)生速度，即f0)生成高速m序列偽隨機碼流，對該序列進(jìn)行有限沖擊響應(Finite Impulse Response，FIR)數字濾波處理，得到帶限白噪聲數字序列，同時(shí)在FPGA中實(shí)現直接數字綜合(Direct Digital Synthesizer，DDS)算法，產(chǎn)生正弦數字序列，并與噪聲序列合成；其次，將以上得到的數字序列通過(guò)高速數／模轉換器(Digital Analog Converter，DAC)轉換為模擬噪聲信號；再次，通過(guò)LC低通濾波器以及放大器轉換為模擬帶限白噪聲和正弦信號，該信號即為基帶白噪聲信號。下面對涉及的基本算法進(jìn)行分析和仿真。
高斯白噪聲發(fā)生方法中涉及偽隨機碼發(fā)生算法、數字濾波算法和正弦波發(fā)生算法。本文詳細論述這幾種算法，及其在FPGA上的實(shí)現方法，分析了各種算法在頻域上的頻譜特性。

2 高斯白噪聲發(fā)生器算法分析
2．1 偽隨機碼發(fā)生算法
偽隨機碼(Pseudo-random Sequence，PS)的性能指標直接影響產(chǎn)生白噪聲的隨機性，是系統設汁的關(guān)鍵。通常產(chǎn)生偽隨機碼的電路為一反饋移存器，分為線(xiàn)性和非線(xiàn)性?xún)深?lèi)。前者產(chǎn)生周期最長(cháng)的二進(jìn)制數字序列為最大長(cháng)度線(xiàn)性反饋移存器序列，簡(jiǎn)稱(chēng)m序列。本文采用的就是m序列偽隨機碼。
產(chǎn)生m序列的反饋移存器的遞推方程可以寫(xiě)為：

它給出了移位輸入an與移位前各級狀態(tài)的關(guān)系。
特征多項式寫(xiě)為：

它決定了移位寄存器的反饋連接和序列的結構。
m序列的自相關(guān)函數可表示為：

式(3)為一個(gè)周期(m=2n-1)內的函數，其中Tn為偽隨機噪聲碼元的寬度。整個(gè)時(shí)域的自相關(guān)函數的周期為m=2n-1。信號的自相關(guān)函數與功率譜密度構成一對傅里葉變換，因此m序列的自相關(guān)函數經(jīng)過(guò)傅里葉變換，其功率譜密度為：

假定零頻處的功率為1，那么功率下降為0．5處的頻率為：