基于FPGA的SoftSerdes設計與實(shí)現

引言

在高速源同步應用中，時(shí)鐘數據恢復是基本的方法。最普遍的時(shí)鐘恢復方法是利用數字時(shí)鐘模塊(DCM、)產(chǎn)生的多相位時(shí)鐘對輸入的數據進(jìn)行過(guò)采樣。但是由于DCM的固有抖動(dòng)，在頻率很高時(shí)，利用DCM作為一種數據恢復的方法并不一定合適。DCM的這種附加抖動(dòng)會(huì )引起數據有效窗口的相應減小，這樣就會(huì )限制高速電路的性能。常用的串行I／O技術(shù)需要時(shí)鐘數據恢復(CDR)技術(shù)，而CDR技術(shù)需要模擬的PLL，其局限性是低噪聲容限、高功率損耗及嚴格的PCB布局布線(xiàn)要求?；趯ι鲜鋈秉c(diǎn)的考慮，本文介紹了一種異步數據捕獲技術(shù)，它不使用DCM就可以實(shí)現數據恢復，所以能獲得更高的速度和性能。

1 設計原理與實(shí)現方案

基于FPGA實(shí)現SoftSerdes主要由四部分構成：時(shí)鐘產(chǎn)生單元、數據抽樣延遲線(xiàn)、數據恢復狀態(tài)機和輸出彈性緩沖器。圖1所示是SoftSerdes的實(shí)現原理圖。SoftSerdes基本的實(shí)現過(guò)程是用一個(gè)雙倍數據率(DDR)全局抽樣時(shí)鐘對多抽頭延時(shí)線(xiàn)的延時(shí)數據進(jìn)行抽樣，它由數據恢復狀態(tài)機利用邊沿信息不斷的從多抽頭延時(shí)線(xiàn)中選擇有效抽樣，然后把正確的抽樣送給輸出彈性緩沖器。

1．1 時(shí)鐘產(chǎn)生單元

用一個(gè)320 MHz的時(shí)鐘可在雙邊沿抽樣數據并驅動(dòng)數據恢復狀態(tài)機。對320 MHz時(shí)鐘進(jìn)行5分頻得到的64 MHz時(shí)鐘可作為串并轉換和并串轉換并的行數據的讀寫(xiě)時(shí)鐘。

1．2數據抽樣延遲線(xiàn)

抽樣延時(shí)線(xiàn)的構成如圖2所示。對每個(gè)通道的輸人數據均可利用8抽頭的延遲線(xiàn)進(jìn)行異步抽樣。DDR操作時(shí)，每個(gè)通道有兩路延遲線(xiàn)：一個(gè)用來(lái)在上升沿抽樣；另一個(gè)用來(lái)在下降沿抽樣。每條延遲線(xiàn)都由8個(gè)配置為反相器的查找表構成，這樣既可保證上升和下降時(shí)間的對稱(chēng)，也能保證抽樣數據之間的規則分布。但應注意：輸入單元的輸入節點(diǎn)必須以很小的skew到達兩條延遲線(xiàn)。