理解FPGA 中的壓穩態(tài)
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在器件中很多地方復制了這一電路，以減小本地差異的影響，對每一例化模塊進(jìn)行連續測試，以消除耦合噪聲。Altera 對每一測試結構測量一分鐘，記錄錯誤數。以不同的時(shí)鐘頻率進(jìn)行測試，在對數坐標上畫(huà)出MTBF 與tMET 的關(guān)系。常數C2 對應于試驗結果趨勢線(xiàn)的斜率，以常數C1 線(xiàn)性標出曲線(xiàn)。
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提高亞穩態(tài)MTBF
由于MTBF 方程中的指數因子， tMET/C2 項對MTBF 計算的影響最大。因此，可以通過(guò)優(yōu)化器件常數C2，改進(jìn)體系結構來(lái)提高亞穩態(tài)性能，或者優(yōu)化設計，增大同步寄存器的tMET。
改進(jìn)FPGA 體系結構MTBF 方程中的亞穩態(tài)時(shí)間常數C2 取決于器件制造工藝技術(shù)相關(guān)的各種因素，包括晶體管速率和供電電壓等。采用較快的工藝技術(shù)和速度更快的晶體管，亞穩態(tài)信號能夠很快達到穩定。FPGA 從180-nm 工藝尺寸發(fā)展到90 nm，晶體管在提高速度的同時(shí)也增大了亞穩態(tài)MTBF。因此，亞穩態(tài)并不是FPGA 設計人員主要考慮的問(wèn)題。
然而，隨著(zhù)工藝尺寸的減小，供電電壓隨之降低，電路閾值電壓并沒(méi)有成比例下降。當寄存器進(jìn)入亞穩態(tài)時(shí)，其電壓大約是供電電壓的一半。供電電壓降低后，亞穩態(tài)電壓電平接近電路中的閾值電壓。當這些電壓比較接近時(shí)，電路增益降低了，寄存器需要較長(cháng)的時(shí)間才能脫離亞穩態(tài)。FPGA 進(jìn)入65-nm 以及更小的工藝尺寸之后，供電電壓降到0.9V 以下，相對于晶體管速度的提高，應重點(diǎn)考慮閾值電壓的影響。因此，除非供應商設計FPGA 電路來(lái)提高亞穩態(tài)可靠性，否則，亞穩態(tài)MTBF 會(huì )越來(lái)越差。
altera 利用FPGA 體系結構亞穩態(tài)分析功能來(lái)優(yōu)化電路，提高亞穩態(tài)MTBF。Altera 40-nm Stratix® IV FPGA體系結構以及新器件在設計上進(jìn)行改進(jìn)，降低了MTBF 常數C2 ，從而提高了亞穩態(tài)的可靠性。
設計優(yōu)化
MTBF 方程中的指數因子意味著(zhù)增大設計相關(guān)tMET 值能夠指數增大同步器MTBF。例如，如果某一器件的常數C2，設置工作條件為50 ps，那么， tMET 只需要增大200 ps，就能夠實(shí)現指數200/50，提高M(jìn)TBF e4 倍，即50 多倍，而增大400 ps，提高M(jìn)TBF e8 倍，即3000 倍。
另一方面，最差MTBF 鏈對設計MTBF 的影響最大。例如，考慮具有10 個(gè)同步鏈的兩個(gè)不同設計。一個(gè)設計的10 個(gè)鏈有相同的10,000 年MTBF，另一設計的9 個(gè)鏈有一百萬(wàn)年的MTBF，但是一個(gè)鏈的MTBF為100 年。設計失敗概率是每一鏈的失敗概率之和，失敗概率為1/MTBF。第一個(gè)設計的亞穩態(tài)失敗概率為10 個(gè)鏈× 1/10,000 年 = 0.001，因此，設計MTBF是1000 年。第二個(gè)設計的失敗概率為9 個(gè)鏈 × 1/1,000,000 +1/100 = 0.01009，設計MTBF 為99 年，略小于最差鏈的MTBF。
換言之，設計較差的同步鏈決定了設計的亞穩態(tài)總MTBF。由于這一效應，對所有異步信號和時(shí)鐘域傳輸進(jìn)行亞穩態(tài)分析非常重要。設計人員或者工具供應商提高最差MTBF 同步鏈的tMET ，會(huì )對設計MTBF 有很大的影響。
為提高亞穩態(tài)MTBF，設計人員可以在同步寄存器鏈上增加額外的寄存器級，以提高tMET 。增加的每一寄存器至寄存器連接時(shí)序余量被加到tMET 值中。設計人員一般使用兩個(gè)寄存器來(lái)同步信號，而Altera 建議使用三個(gè)寄存器作為標準，以實(shí)現更好的亞穩態(tài)保護。然而，增加一個(gè)寄存器會(huì )在同步邏輯中加入額外的延時(shí)級，因此，設計人員必須綜合考慮這是否可行。
如果設計使用Altera FIFO 宏功能，跨時(shí)鐘域使用單獨的讀寫(xiě)時(shí)鐘，那么，設計人員可以增強亞穩態(tài)保護(和延時(shí))，實(shí)現更好的MTBF。Altera Quartus II MegaWizard 插件管理器提供增強亞穩態(tài)保護選項，包括三個(gè)甚至更多的同步級 。
Quartus II 軟件還提供業(yè)界最好的亞穩態(tài)分析和優(yōu)化功能，以增大同步寄存器鏈的tMET。確定同步器后，軟件將同步寄存器靠近放置，以增加同步鏈的輸出時(shí)序余量，然后報告亞穩態(tài)MTBF。本文引用地址：http://dyxdggzs.com/article/191796.htm
etMET C 2
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版權 2009 Altera 公司。保留所有版權。Altera、可編程解決方案公司、程式化Altera 標識、專(zhuān)用器件名稱(chēng)和所有其他專(zhuān)有商標或者服務(wù)標記，除非特別聲明，均為Altera 公司在美國和其他國家的商標和服務(wù)標記。所有其他產(chǎn)品或者服務(wù)名稱(chēng)的所有權屬于其各自持有人。Altera 產(chǎn)品受美國和其他國家多種專(zhuān)利、未決應用、模板著(zhù)作權和版權的保護。Altera 保證當前規范下的半導體產(chǎn)品性能與Altera 標準質(zhì)保一致，但是保留對產(chǎn)品和服務(wù)在沒(méi)有事先通知時(shí)的升級變更權利。除非與Altera 公司的書(shū)面條款完全一致，否則Altera 不承擔由此處所述信息、產(chǎn)品或者服務(wù)導致的責任。Altera 建議客戶(hù)在決定購買(mǎi)產(chǎn)品或者服務(wù)，以及確信任何公開(kāi)信息之前，閱讀Altera 最新版的器件規范說(shuō)明。
101 Innovation Drive
結論
信號在不相關(guān)或者異步時(shí)鐘域電路之間傳輸時(shí)，會(huì )出現壓穩態(tài)問(wèn)題。亞穩態(tài)失敗平均時(shí)間間隔與器件工藝技術(shù)、設計規范和同步邏輯的時(shí)序余量有關(guān)。FPGA 設計人員可以通過(guò)增大tMET ，采用增加同步寄存器時(shí)序余量等設計方法來(lái)提高系統可靠性，增大亞穩態(tài)MTBF。Altera 確定了其 FPGA 的MTBF 參數，改進(jìn)器件技術(shù)，從而增大了亞穩態(tài)MTBF。使用Altera FPGA 的設計人員可以利用Quartus II 軟件功能來(lái)報告設計的亞穩態(tài)MTBF，優(yōu)化設計布局以增大MTBF。
致謝
■ Jennifer Stephenson，應用工程師，軟件應用工程技術(shù)組成員， Altera 公司。
■ Doris Chen，軟件和系統工程高級軟件工程師， Altera 公司。
■ Ryan Fung，軟件和系統工程技術(shù)組資深成員， Altera 公司。
■ Jeffrey Chromczak，軟件和系統工程資深軟件工程師， Altera 公司。
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