基于CPLD的多次重觸發(fā)存儲測試系統設計

摘要：提出一種基于CPLD的多次重觸發(fā)存儲測試系統設計方案，詳細介紹系統硬件設計以及CPLD內部控制原理，并對CPLD控制電路仿真。該系統體積小、功耗低，能夠實(shí)時(shí)記錄多次重觸發(fā)信號，每次信號記錄均有負延遲，讀取出數據時(shí)，無(wú)需程序調整，即可準確復現記錄波形，因此重觸發(fā)技術(shù)在存儲測試系統中的應用具有重要意義。
關(guān)鍵詞：CPLD；多次重觸發(fā)；存儲；測試；波形仿真

1 引言
多次重觸發(fā)技術(shù)應用于多種場(chǎng)合，如一個(gè)30齒的齒輪，設齒輪嚙臺系數為1．2，若測量其中1齒多次嚙合時(shí)的應力，則1齒的嚙合時(shí)間只占齒輪轉l圈時(shí)間的1．2／30，其余28．8／30的時(shí)間為空閑態(tài)，而空閑態(tài)記錄無(wú)意義。為此開(kāi)發(fā)多次重觸發(fā)技術(shù)，以齒應力作為內觸發(fā)信號，只記錄每次觸發(fā)后的有用信號，并具有負延遲，而不記錄空閑狀態(tài)．直到占滿(mǎn)記錄裝置存儲空間，這樣可有效利用存儲空間，記錄更多的有用信號。

2 多次重觸發(fā)存儲測試系統總體設計
2．1 多次重觸發(fā)存儲測試系統工作原理
圖1為多次重觸發(fā)存儲測試系統原理框圖，其工作原理：被測信號經(jīng)傳感器變?yōu)殡娦盘柡?，輸入至模擬調理電路，再經(jīng)放大濾波后輸入至A／D轉換器，將模擬信號轉換為數字信號，然后經(jīng)過(guò)FIFO傳輸給存儲器，計算機通過(guò)通信接口讀取數據。其中，該存儲測試系統的A／D轉換器的轉換和讀時(shí)鐘、FIFO及存儲器的讀寫(xiě)時(shí)鐘、推地址時(shí)鐘均由CPLD控制產(chǎn)生。

2．2 負延遲的實(shí)現
動(dòng)態(tài)信息存儲要求真實(shí)有效地記錄有用信號，根據被測信號特點(diǎn)，需記錄下觸發(fā)前信號在極短時(shí)間內的數據，這就要使用負延遲技術(shù)。負延遲也稱(chēng)為提前傳輸，即將觸發(fā)信號的觸發(fā)采集時(shí)刻提前一段時(shí)間作為傳輸數據的起始點(diǎn)。該系統設計采用FIFO存儲器實(shí)現負延負延遲。觸發(fā)信號未到來(lái)時(shí)，A／D轉換器輸出的數據不斷寫(xiě)入FIFO存儲器中，A／D轉換器轉換的數據不斷刷新FIFO存儲器的內容。一旦觸發(fā)信號到來(lái)，數據則開(kāi)始從FIFO寫(xiě)入存儲器。