基于FPGA的時(shí)間間隔測量模塊設計

4 功能實(shí)現及仿真
通過(guò)QuartusⅡ開(kāi)發(fā)環(huán)境，文本編輯方式，用VHDL語(yǔ)言進(jìn)行編程，生成圖元，結合頂層原理圖設計，實(shí)現信號預處理模塊原理圖，如圖4所示。

對編寫(xiě)的程序進(jìn)行調試、編譯通過(guò)，然后進(jìn)行功能時(shí)序仿真，實(shí)現如果信號2到來(lái)之前已經(jīng)收到信號l，并且已經(jīng)在計數，但若小于預設的閘門(mén)關(guān)閉時(shí)間80 ns，則不進(jìn)行閘門(mén)關(guān)閉。即中斷保持高電平不變，停止信號保持低電平，感知器認為此信號為非測量信號2，繼續監測信號2的到來(lái)，如圖5所示。

如果信號2到來(lái)之前已經(jīng)收到信號1，并且已經(jīng)在計數，但若大于或是等于預設的閘門(mén)關(guān)閉時(shí)間80 ns，則進(jìn)行閘門(mén)關(guān)閉，即中斷由高電平跳變?yōu)榈碗娖?，停止信號由低電平跳變?yōu)楦唠娖?，感知器判斷出此信號為所要測量的信號2，通知主控制器讀取數據，如圖6所示。

5 結論
該系統硬件設計采用Ahera公司的FPGA器件EPIC3T10017，同時(shí)軟件設計采用其公司自行開(kāi)發(fā)的QuartusII開(kāi)發(fā)環(huán)境進(jìn)行程序設計及其功能時(shí)序的仿真。實(shí)踐表明，由于FPGA器件簡(jiǎn)單易學(xué)，市場(chǎng)占有量大，開(kāi)發(fā)設計人員容易購置，開(kāi)發(fā)技術(shù)易于掌握，尤其是FPGA本身功能強大，故其在工業(yè)控制領(lǐng)域中將占據重要的位置。這里所介紹的時(shí)間間隔測量技術(shù)可在靶場(chǎng)測試、激光測距、物理實(shí)驗、航空航天等領(lǐng)域發(fā)揮良好的作用。