基于FPGA的時(shí)間間隔測量模塊設計

2 系統硬件設計
系統硬件設計是整個(gè)系統的骨架，是數字電路設計的核心部件。所有程序代碼都在FPGA內部運行，但是要使FPGA能夠正常運作，需要架構一些基本的硬件支撐FPGA小型系統。
時(shí)間間隔測量系統的硬件設計主要包括：信號接口、電源、時(shí)鐘等模塊。
1)信號接口電路 信號接口電路主要用于接收外部輸入信號并進(jìn)行電平轉換，以使協(xié)處理器得到穩定電平的信號，起到保護協(xié)處理器的作用，并起到外部電壓波動(dòng)的抗干擾作用。
2)電源 為使儀器直接與外部的市電220 V相接。這里外部電源采用開(kāi)關(guān)電源220 V轉換5 V，內部電源采用5 V轉換3．3 V電源模塊和5 V轉換1．5 V電源。整個(gè)儀器的內部工作電壓為5 V、3．3 V和1．5 V 3種電壓模式。
3)時(shí)鐘 時(shí)鐘模塊是協(xié)處理器夠正常工作的保證，同時(shí)也是測量?jì)x獲取時(shí)間間隔的重要依據，本設計計數功能模塊采用脈沖計數法來(lái)獲取時(shí)間間隔，設計時(shí)需要考慮校準時(shí)鐘，以便定期對時(shí)鐘進(jìn)行校準。
整個(gè)硬件電路原理設計如圖2所示。

3 系統軟件設計
測量模塊內部需要的集成電路都是通過(guò)軟件來(lái)實(shí)現，所以，先設計系統軟件流程計。其軟件設計包括：信號預處理、計數程序、總線(xiàn)控制器、鎖存器等模塊設計。
由于該系統軟件設計的4大模塊的設計過(guò)程類(lèi)似，所以這里只介紹信號預處理模塊的設計流程及其后面的功能實(shí)現及仿真。
由于時(shí)間間隔測量儀在實(shí)際使用中可能會(huì )受到各種干擾，在靶場(chǎng)實(shí)際應用中，經(jīng)常會(huì )存在蚊蟲(chóng)干擾，沖擊波干擾，細小物體和外界光線(xiàn)的干擾，因此，需要在時(shí)間間隔測量儀的前端做濾波程序，但由于器件自身的特性及環(huán)境的復雜性，實(shí)際應用中信號由光電靶傳輸到時(shí)間間隔測量?jì)x會(huì )存在誤跳變誤觸發(fā)現象，這種現象會(huì )導致時(shí)間間隔測量?jì)x的誤判及誤測，針對這種異?，F象，時(shí)間間隔測量?jì)x可以模擬人的視覺(jué)來(lái)接收環(huán)境信息，并由神經(jīng)沖動(dòng)進(jìn)行信息傳遞，采取神經(jīng)網(wǎng)絡(luò )感知識別措施非常必要，識別程序流程如圖3所示。

啟動(dòng)時(shí)間間隔測量?jì)x，感覺(jué)器等待信號的到來(lái)，如果有信號，立即進(jìn)行感知判斷，詢(xún)問(wèn)是否為信號l，如果為信號1，則判斷是否啟動(dòng)計數，若計數程序正在執行上一次信號的工作，則不啟動(dòng)計數器，否則啟動(dòng)計數器并發(fā)出中斷信號，發(fā)出開(kāi)始信號，即使中斷置為高電平，通知主控制器準備讀取數據，開(kāi)始置為高電平。如果不是信號l，也就是當信號2到來(lái)時(shí)，則判斷是否停止計數器，如果信號2到來(lái)前未收到信號l，則感知程序可認為此時(shí)的信號2為無(wú)用信號，直接丟棄。如果信號2到來(lái)前已收到信號l，并已在計數，但若小于預設的閘門(mén)關(guān)閉時(shí)間，則不關(guān)閉閘門(mén)，即中斷保持高電平不變，停止信號保持低電平。等待計數程序(計數模塊)結束發(fā)出復位信號，否則發(fā)出停止信號，即使停止置為高，計數器停止計數。若計數程序結束，則發(fā)出巾斷信號，使中斷置為低電平，進(jìn)入下一步丁作。