基于FPGA的語(yǔ)音信號LPC參數提取算法的實(shí)現

2.3 舒爾遞推模塊

　　舒爾遞推算法一個(gè)很重要的特點(diǎn)是在整個(gè)遞推過(guò)程中全部參與運算的量的初值、中間值和最終值皆小于1，因此特別適宜于采用定點(diǎn)運算的硬件系統來(lái)實(shí)現。該模塊的設計也采用雙RAM結構和同時(shí)取數同時(shí)運算的并行處理技術(shù)，所有運算單元的精度都是16位，每處理一次遞推過(guò)程，就輸出一個(gè)K(m)值。

　　舒爾遞推模塊的原理框圖如圖3所示。圖中U₂、U₃為12×16bit的雙口RAM;U₄、U₆、U₇、U₈、U₉、U₁₁、U₁₃為數據寄存器;U₅、U₁₀、U₁₂分別為16位的除法器、乘法器和加法器;U₁為多路轉換開(kāi)關(guān)。該模塊的工作過(guò)程是:當歸一化自關(guān)函數r(l)通過(guò)U₁送入U₂和U₃后，立即從中取出Qm和Q0送入除法器U5進(jìn)行除運算，除得的結果送入U₈;與此同時(shí)又分別從U₂和U₃中同時(shí)取出Ql和Q_m-l，將Q_m-l與Km在U₁₀相乘后，送入U₁₁，接著(zhù)與Q_l在U₁₂進(jìn)行相加，將結果經(jīng)U₁₃、U₁重新送回U₂和U₃，接著(zhù)又進(jìn)行下一輪遞推，該過(guò)程一直要進(jìn)行到遞推階數完成。在每一次遞推過(guò)程中，當U12在進(jìn)行當前數據的加運算時(shí)，U₁₀就可進(jìn)行下一個(gè)數據的乘運算。這樣整個(gè)過(guò)程就可在連續的流水線(xiàn)方式不間斷地進(jìn)行。

2.4 算術(shù)運算單元

　　本系統所用到的算術(shù)運算單元有加法器、乘法器和除法器三種。加法器采用標準的全加器來(lái)構成，而乘法器則采用2的補碼的BOOTH乘法器。下面介紹除法器的設計思想和工作原理。

　　由于本系統所使用的除法運算都是商小于1的除法，而且除法運算又比乘法運算少得多，因此對速度的影響也較小。綜合考慮速度和資源占用兩方面因素后，設計了下面的算法來(lái)實(shí)現除法器。設有兩個(gè)數A和B，A是被除數，B是除數，現在求它們的商Q=A/B，Q1?，F將Q表示成下列形式:

　　由于上述算法只需進(jìn)行減法運算和除2運算，所以非常便于用硬件實(shí)現，據此算法設計的除法器原理框圖如圖4所示。圖中U₂為并入并出移位寄存器，每右移一位，實(shí)現一次除2操作;U₅為補碼器，它由反相器和加一電路構成，用于對B求補碼;U₇為串入并出移位寄存器;U₆為比較器，用于對A、B兩輸入數進(jìn)行比較，若A≥B，則輸出“1”，否則輸出“0”;U₃為數據寄存器;U1為多路轉換器;U₄為加法器。該電路按下述原理工作:被除數A經(jīng)U1送入U3并加到比較器U6的A端，除數B送入U₂后右移一位再加到U₆的B端。經(jīng)U₆比較后，若輸出“1”，則先將U6的輸出移入移位寄存器U7，再將A與B送入由U₄和U₅組成的減法器進(jìn)行減法運算，所得差值再經(jīng)U₁送入U₃;若輸出為“0”，則僅將U6的輸出移入U7即可。該步完成后，又將U₂右移一位，再重復上述過(guò)程。整個(gè)操作一共要進(jìn)行K次，最后U7中的數即為A/B的商。

　　在本系統中，將LPC分析與FPGA技術(shù)結合，充分利用了FPGA作為一種快速、高效的硬件平臺在數字信號處理領(lǐng)域所具有的獨特優(yōu)勢，實(shí)現了語(yǔ)音信號特征參數的快速提取，為語(yǔ)音信號的進(jìn)一步處理打下基礎。本系統采用50MHz的時(shí)鐘頻率進(jìn)行工作。為考察其工作性能，對其整體性能指標進(jìn)行了評估。由于影響整個(gè)系統速度的是乘法累加運算，因此它的工作性能也就決定了系統的性能。在求歸一化自關(guān)函數r(l)過(guò)程中，涉及到近200次的乘積累加，采用并行處理技術(shù)和流水線(xiàn)操作方式的FPGA則可以用接近50MHz的數據速率進(jìn)行工作，整個(gè)系統的性能同其他芯片相比約提高40%～60%，因此用FPGA技術(shù)來(lái)處理語(yǔ)音信號具有得天獨厚的優(yōu)點(diǎn)。

本系統除具有處理速度快的特點(diǎn)外，還具有獨立靈活的輸入輸出接口及一組檢測和控制信號線(xiàn)，可以方便地同任何一種處理器直接連接。由于FPGA自身所具有的抗干擾能力強、可靠性高的優(yōu)點(diǎn)，本系統可廣泛應用于自動(dòng)控制、工業(yè)機器人、語(yǔ)音合成和語(yǔ)音編譯碼等領(lǐng)域，特別對嵌入式系統的設計具有重要意義。