基于FPGA的語(yǔ)音信號LPC參數提取算法的實(shí)現

2 系統設計

2.1 系統總體設計

　　由于語(yǔ)音信號具有短時(shí)平穩性，因此在進(jìn)行處理時(shí)需進(jìn)行分幀處理，然后逐幀對語(yǔ)音信號進(jìn)行LPC分析。本系統中，語(yǔ)音信號S(n)的精度為12位，采樣率為20k，幀長(cháng)為10ms，相應于每幀有200個(gè)采樣點(diǎn)，每幀提取的部分相關(guān)系數K^(m)的階數取為12。

　　對取出的每幀語(yǔ)音S(n)還需進(jìn)行加窗處理，即用窗函數W(n)乘S(n)，形成加窗語(yǔ)音信號S_W(n)。為減小Gibbs效應的影響，本系統采用的窗函數為哈明窗。

　　為實(shí)現語(yǔ)音信號的LPC分析過(guò)程，選擇FLEX10K系列中的EPF10K100器件作為目標芯片進(jìn)行設計，因其具有獨特的嵌入式陣列塊EAB而特別適合于對數字信號進(jìn)行處理^[2-4]。系統設計中，采用自頂向下的設計思想，在頂層采用電路原理圖的設計方法將系統分為幾個(gè)功能模塊，在底層則采用VHDL語(yǔ)言來(lái)實(shí)現各功能模塊的設計。為保證系統整體的處理速度，電路設計采用了流水線(xiàn)作業(yè)方式，以數據流驅動(dòng)各模塊協(xié)調工作，同時(shí)在一些影響系統整體速度的環(huán)節采用了并行處理技術(shù)，很好地解決了制約系統速度的“瓶頸”。

　　系統的原理框圖如圖1所示。圖中U3、U10分別為由EAB構成的200×12bit和12×12bit的雙口RAM陣列;U₉為由EAB構成的200×12bit的ROM查找表，內置n=0～199的窗函數值W(n);U₂、U₄、U₆為數據緩沖器;U₇、U₈分別為自關(guān)函數模塊和舒爾遞推算法模塊;U₁為多路轉換開(kāi)關(guān);U₅是12位乘法器。

　　系統工作原理如下:將一幀語(yǔ)音信號S(n)經(jīng)U1送入U₃，同時(shí)啟動(dòng)加窗過(guò)程，窗函數值W(n)通過(guò)查找ROM表U₉獲得，將取出的W_n和S_n送入乘法器U₅相乘，乘積經(jīng)U2和U1又送回U3，得到加窗語(yǔ)音信號S_W(n)，然后將S_W(n)送入自關(guān)函數模塊U7算出歸一化自關(guān)函數r(n)，再將r(n)送入舒爾遞推模塊求出部分相關(guān)系數K^(m)，存入U₁₀。至此，一幀數據的LPC分析即告結束。

2.2 自關(guān)函數模塊

　　自關(guān)函數的計算是影響系統速度的關(guān)鍵環(huán)節，它要進(jìn)行大量的乘積累加操作。為提高系統運行速度，將加窗語(yǔ)音信號S_W(n)同時(shí)存入兩組RAM，采用并行取數的方式，同時(shí)取出參與運算的兩個(gè)量，進(jìn)行乘法運算，運算結果立即送入累加器進(jìn)行累加。而此時(shí)乘法器又可進(jìn)行下一對數據的乘積運算。整個(gè)過(guò)程中，乘法器和累加器一直在并行工作，從而保證了系統的流水線(xiàn)操作持續進(jìn)行，最大限度地保證了系統的運行速度。

　　自關(guān)函數模塊的原理框圖如圖2所示。圖中U₁、U₂為EAB構成的200×12bit的雙口RAM陣列;U₈是帶清零功能的數據寄存器，U₇為加法器，它們二者共同構成累加器，為保證中間運算結果的精度，累加器的寬度為32位;U₃、U₄、U₆、U₉、U₁₀為數據寄存器;U₅為12位乘法器，乘積為24位;U₁₁為32位除法器，商取16位。

　　該模塊的工作過(guò)程是:將前面得到的加窗語(yǔ)音信號S_W(n)同時(shí)存入U₁和U₂，然后按要求從中同時(shí)取出兩乘數S_n和S_n+l送入乘法器U₅進(jìn)行乘運算，將乘積作為一個(gè)操作數同U8中的數進(jìn)行累加。U8起始值被置為零，以后的值就是各次累加的和，最后一次累加的結果就是自關(guān)函數R(l)的值。然后再將它的值送入U₁₀，將它同U9中的R(0)相除即得歸一化的自關(guān)函數值r(l)。整個(gè)過(guò)程中，由于采用了并行處理技術(shù)，乘法器U₅和累加器U₇與U₈一直處于工作狀態(tài)，從而保證了系統的高速運行。