基于FPGA的DDR內存條的控制

摘要：隨著(zhù)數據存儲量的日益加大以及存儲速度的加快，大容量的高速存儲變得越來(lái)越重要。內存條既能滿(mǎn)足大容量的存儲又能滿(mǎn)足讀寫(xiě)速度快的要求，這樣使得對內存條控制的應用越來(lái)越廣泛。首先介紹了內存條的工作原理，內存條電路設計的注意事項，以及如何使用FPGA實(shí)現對DDR內存條的控制，最后給出控制的仿真波形。
關(guān)鍵詞：FPGA；DDR內存條；PCB電路設計

1 內存條的工作原理
DDR內存條是由多顆粒的DDR SDKAM芯片互連組成，DDR SDRAM是雙數據率同步動(dòng)態(tài)隨機存儲器的縮寫(xiě)。DDR SDRAM采用雙數據速率接口，也就是在時(shí)鐘的正沿或負沿都需要對數據進(jìn)行采樣。在本設計中采用的內存是hynix公司的lGB的HYMD564M646CP6-J。內存條的工作原理與單顆粒內存芯片的工作原理一樣，主要的控制信號以及控制信號完成的主要功能如表1所示。

以上的控制信號及地址信號都是由差分時(shí)鐘信號中CK的正沿觸發(fā)。DDR SDRAM必須按照一定的工作模式來(lái)完成初始化，完成初始化后才能進(jìn)入到讀寫(xiě)過(guò)程。DDR SDRAM的控制流程如圖1所示。