基于FPGA的RGB到YCrCb顏色空間轉換
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式中的除法運算可以通過(guò)截斷低位數據的方法實(shí)現，在截斷數據時(shí)，對截去小數部分判斷，采用4舍5入的方法，當截去部分的最高位是1時(shí)，有進(jìn)位，最高位是0時(shí)，直接舍去。用VHDL語(yǔ)言描述式(3)的轉換算法，輸入R’，G’，B’是8位無(wú)符號二進(jìn)制數，進(jìn)行加減運算時(shí)，需要做符號位補位。本文引用地址：http://dyxdggzs.com/article/191650.htm
在每個(gè)運算部件(包括乘法和加減法器)的輸出以及系統的輸入／輸出之間加上緩存寄存器，實(shí)現流水線(xiàn)設計。能提高資源利用率，加快運算速度，寄存器級數由運算延時(shí)大小決定。在輸出端用計數器控制運算開(kāi)始時(shí)的噪音輸出。箝位電路控制輸出數據范圍滿(mǎn)足顏色空間的要求。
4 仿真結果
在xilinx的Virtex4-FX平臺實(shí)現現圖1的電路結構，用ISE軟件仿真。資源使用情況如下：
時(shí)序仿真結果如圖2所示。
通過(guò)圖2可以驗證轉換算法的正確性。在使能信號en有效后，經(jīng)過(guò)6個(gè)時(shí)鐘的運算時(shí)延，輸出端有轉換結果輸出，輸出結果四舍五入，誤差為O．5，比以往算法提高了變換結果的精度。
5 結語(yǔ)
通過(guò)對轉換算法的研究，推導出適合在FPGA上實(shí)現的新算法，算法優(yōu)點(diǎn)突出。算式中乘法器采用DSP48 Slice模塊實(shí)現，提高了轉換算法的運算速度。從綜合報告可以看出，除了使用5個(gè)DSP48s外，其他資源使用的比較少。運算速度最大能夠達到189 MHz，能夠充分滿(mǎn)足運算量大，實(shí)時(shí)性要求高的應用。
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