基于FPGA的PPM調制解調系統設計

圖6為PPM解調仿真圖，圖7為系統整體仿真，即串行輸入數據經(jīng)PPM調制后，解調程序從已調信號中提取幀同步，并解調出原有串行輸入數據，從圖7中看到串行輸入數據與串行輸出數據之間存在一定的延遲，一方面是因為硬件系統自身存在延遲，更主要的原因是由于在PPM調制時(shí)，比較器需等待第一次串／并轉換完成再進(jìn)行比較，并輸出PPM信號，而解調是在基于調制后PPM信號進(jìn)行的，從而導致了仿真中的延遲，但在實(shí)際運用中這個(gè)延遲并不存在。

5 結語(yǔ)
用Verilog HDL語(yǔ)言設計完成了基于FPGA的PPM調制解調系統，并在Quartus 8平臺上對調制過(guò)程、幀同步過(guò)程和解調過(guò)程以及整個(gè)系統進(jìn)行功能仿真和時(shí)序仿真，從仿真中可以看出整個(gè)系統達到了預期的目標，能夠高效穩定地完成PPM調制與解調過(guò)程，為將來(lái)的實(shí)用化打下了基礎。但另一方面，也在仿真中發(fā)現幀同步時(shí)間偏長(cháng)，需要進(jìn)一步改進(jìn)。