基于FPGA和SMT387的SAR數據采集與存儲系統

合成孔徑雷達(SAR)是主動(dòng)式微波成像雷達，近年來(lái)隨著(zhù)合成孔徑雷達的高速發(fā)展，對作為重要部分的數據采集和存儲系統的要求越來(lái)越高，比如對數據采集系統的采樣率、分辨率、存儲深度、數字信號處理速度、抗干擾能力等方面提出更高要求?；跇藴士偩€(xiàn)并帶有高速DSP的高速數據采集板卡和利用高速A／D轉換器搭建的數據采集系統是超高速數據采集技術(shù)目前兩大主流發(fā)展方向。SAR系統的數據采集和存儲處理需要滿(mǎn)足正交兩路(I／Q)雷達回波信號數據同時(shí)采集，并實(shí)現高速傳輸和大容量長(cháng)時(shí)間實(shí)時(shí)存儲。根據這一要求，結合采集存儲的發(fā)展趨勢，設計并實(shí)現了一種應用于SAR，基于SATA硬盤(pán)的高速數據采集和存儲系統。采用FPGA實(shí)現系統工作時(shí)序控制，DSP功能模塊完成信號的
處理和對硬盤(pán)的操作。該系統能夠實(shí)現脫機，長(cháng)時(shí)間，高速大容量的數據存儲。

1 系統構成及設計原理
本系統由模數轉換模塊、采集存儲控制模塊、DSP功能模塊和數據存儲器(硬盤(pán))組成。其中模數轉換模塊和采集存儲控制模塊位于電路板1，數據存儲接口模塊位于電路板2，板間按照SHB接口協(xié)議通信。系統實(shí)現思路為：首先采集正交輸出的I／O兩路模擬正交信號，經(jīng)過(guò)并在雷達回波有效時(shí)間內將數據送入DSP功能模塊轉化數據格式。在兩次回波有效窗的間隔時(shí)間內，將數據存入SATA硬盤(pán)中，系統結構如圖l所示。

1．1 數據采集模塊
模數轉換模塊主要功能是：在120 MHz的采樣時(shí)鐘下，將I／O兩路模擬正交信號轉換成12位數字信號，送給后端的采集存儲控制模塊。該模塊由信號調理器和A／D轉換器2部分構成。信號調理器主要完成對輸入信號的幅度和共模電壓的調整，A／D轉換器將調整后的模擬信號均勻采樣得到其量化的數字信號。根據系統要求，運算放大器選用AD8351，該器件是用于RF和IF頻段的低功耗差分運放，其輸出放大增益和差分共模電壓均可通過(guò)調整片外相應電阻阻值實(shí)現。A／D轉換器選用AD9430，該器件分辨率為12位，最高轉換速度為170百萬(wàn)次／秒，輸入信號模擬帶寬為710 MHz，輸出模式可靈活配置。
1．2 采集存儲控制模塊
采集存儲控制模塊是整個(gè)系統運行控制的核心部分之一，其內部框圖如圖1的FPGA部分。該采集控制模塊的主要功能是：前端采集的數字信號在輸出控制模塊的控制下(編碼等處理)，經(jīng)SHB送到DSP功能模塊，DSP通過(guò)基于紐曼-皮爾遜準則的滑窗檢測算法計算出有效信號的具體
位置，并得到這些參數(CalEnd、Start、Hold、Error、Pause、Delay、CalPRF、PRF-INCRS和Full)，然后經(jīng)過(guò)編碼將這些參數傳送給采集控制模塊，采集控制模塊通過(guò)譯碼模塊，恢復這些參數并通過(guò)這些參數控制時(shí)序，就可以采集信號的有效部分。最后通過(guò)SHB把這些有效信號傳給DSP功能模塊，存儲在SATA硬盤(pán)中。該采集存儲控制模塊的時(shí)鐘為120 MHz。
根據設計要求，采集存儲控制模塊的最高工作頻率為240 MHz，由于該模塊的主要功能是對系統中各子模塊的接口連接和控制，所以其外部接口較多，還涉及到多電平模式間的轉換和兼容。通過(guò)最后的仿真綜合分析，本方案設計選用Virtex 4系列的FPGA器件XC4VFXl2。
如圖1中的FPGA框圖，采集存儲控制模塊包括4個(gè)主要的功能模塊，其中總體時(shí)序控制模塊是核心模塊。按照系統工作要求，本系統設計并實(shí)現了如下工作：系統開(kāi)機后，外部硬件電路將對系統進(jìn)行自動(dòng)復位。復位信號有效后，總體時(shí)序控制部分將進(jìn)人狀態(tài)“0001”，對總體時(shí)序控制所有參數進(jìn)行初始化配置。參數配置結束后，將自動(dòng)從狀態(tài)“0001”跳轉至狀態(tài)“0010”。狀態(tài)“0010”是總體時(shí)序控制部分的狀態(tài)跳轉中樞，該狀態(tài)根據譯碼產(chǎn)生的控制信號跳轉至相應的下一個(gè)工作狀態(tài)。根據系統工作方案，需要FPGA在接收到START(開(kāi)始傳送數據)信號后，向后端傳送單個(gè)完整的PRI內的采樣信號。此時(shí)CalEnd信號為系統初始化時(shí)，所賦予的初始值‘0’。當FPGA接收到START信號后，將檢測CalEnd是否為其初始值‘0’，當條件“CalEnd=‘0’and START=‘1’”成立時(shí)，總體時(shí)序控制部分將從狀態(tài)“0010”跳轉至狀態(tài)“001 1”?？傮w時(shí)序控制部分跳轉至“0011”狀態(tài)后，將在下一個(gè)PRF上升沿到來(lái)后，通過(guò)PCI輸出管理部分開(kāi)啟SHB輸出通道，傳送一個(gè)完整PRI內的采樣數據。數據傳送完畢后，自動(dòng)由狀態(tài)“0011”跳轉回狀態(tài)“0010”，并關(guān)閉SHB輸出通道。至此，FPGA對計算結束前接收的一次START命令執行完畢。當信號檢測部分一旦檢測到有效回波位未能完整落入采樣PRI內時(shí)，將通過(guò)SHB輸入端口向FPGA傳送DEIAY信號。在總體時(shí)序控制部分接收到輸入信號譯碼產(chǎn)生的DElAY信號后，將在下一個(gè)PRF上升沿到來(lái)后，由狀態(tài)“0010”跳轉至狀態(tài)“0100”，當延時(shí)完成后自動(dòng)由狀態(tài)“0100”跳轉回狀態(tài)“0010”。當信號檢測結束后，后端模塊將通過(guò)SHB輸入單元把PRF延遲量傳送至FPGA，同時(shí)將總體時(shí)序控制中的Ca-lEnd信號置高。當總體時(shí)序控制部分檢測到CalEnd信號為高時(shí)，將在下一個(gè)PRF上升沿到來(lái)后，由狀態(tài)“0010”跳轉至狀態(tài)“0101”。在狀態(tài)“0101”中，根據計算的PRF延遲結果，對采樣PRF的位置進(jìn)行一次延遲。延遲結束后，將自動(dòng)跳轉至狀態(tài)“0110”。狀態(tài)“0110”中?？傮w時(shí)序控制部分將通過(guò)SHB輸出控制模塊關(guān)閉SHB通道。同時(shí)等待數據傳送開(kāi)始信號START。