基于FPGA的DDS設計及實(shí)現

0 引言
隨著(zhù)現代電子技術(shù)的不斷發(fā)展，在通信系統中往往需要在一定頻率范圍內提供一系列穩定和準確的頻率信號，一般的振蕩器己不能滿(mǎn)足要求，這就需要頻率合成技術(shù)。直接數字頻率合成(Direct Digital Frequency Synthesis，DDS)是把一系列數據量形式的信號通過(guò)D／A轉換器轉換成模擬量形式的信號合成技術(shù)。DDS具有相對帶寬寬、頻率轉換時(shí)間短、頻率分辨率高、輸出相位連續、可產(chǎn)生寬帶正交信號及其他多種調制信號等優(yōu)點(diǎn)，已成為現代頻率合成技術(shù)中的姣姣者。目前在高頻領(lǐng)域中，專(zhuān)用DDS芯片在控制方式、頻率控制等方面與系統的要求差距很大，利用FPGA來(lái)設計符合自己需要的DDS系統就是一個(gè)很好的解決方法。
現場(chǎng)可編程門(mén)陣列(FPGA)器件具有工作速度快、集成度高、可靠性高和現場(chǎng)可編程等優(yōu)點(diǎn)，并且FPGA支持系統現場(chǎng)修改和調試，由此設計的DDS電路簡(jiǎn)單，性能穩定，也基本能滿(mǎn)足絕大多數通信系統的使用要求。

1 DDS的結構原理
DDS的基本原理是利用有限的離散數據，通過(guò)查表法得到信號的幅值，通過(guò)數模轉換器D／A后生成連續波。DDS的原理框圖如圖1所示。

其中：頻率控制字為fword；相位累加器的位數為N。相位累加器以步長(cháng)fword做累加，產(chǎn)生所需的頻率控制數據；把得到的頻率控制數據作為地址對ROM存儲器進(jìn)行尋址。數據存儲器(ROM)實(shí)質(zhì)是一個(gè)相位／幅度轉換電路，ROM中存儲二進(jìn)制碼表示所需合成信號的相位／幅度值，相位寄存器每尋址一次ROM，就輸出一個(gè)相對應的信號相位／幅度值。
理想情況下，累加器的N位全部用來(lái)尋址時(shí)，DDS的合成頻率為：

式中：fword為頻率控制字；N為相位累加器位數；fclk為輸入時(shí)鐘。當fworld=1時(shí)，得DDS的最小分辨率。如果改變頻率控制字，就可以改變合成的頻率的頻偏。

2 DDS調頻系統在FPGA中的實(shí)現
2．1 累加控制模塊的設計
累加控制模塊通過(guò)調用QuartusⅡ中模塊化庫LPM進(jìn)行設計。即由加法器lpm_add_sub和乘法器lpm_mult及累加器altaccumulate模塊構成。若要求DDS系統精度高，相位累加器的位數N須較大?，F在大多數專(zhuān)用的DDS芯片的位數都在24～32位之間，這里取N=32。累加控制模塊如圖2所示。