怎樣降低IC的功耗

　　在許多設計中，功耗已經(jīng)變成一項關(guān)鍵的參數。在高性能設計中，超過(guò)臨界點(diǎn)溫度而產(chǎn)生的過(guò)多功耗會(huì )削弱可靠性。在芯片上表現為電壓下降，由于片上邏輯不再是理想電壓條件下運行的那樣，功耗甚至會(huì )影響時(shí)序。為了處理功耗問(wèn)題，設計師必須貫穿整個(gè)芯片設計流程，建立功耗敏感的方法學(xué)來(lái)處理功率。

　　互連正在開(kāi)始支配開(kāi)關(guān)功耗，就像在前幾個(gè)工藝節點(diǎn)支配時(shí)序一樣。右圖表明了互連對總動(dòng)態(tài)功耗的相對影響。今天，設計師有能力通過(guò)布線(xiàn)優(yōu)化來(lái)減少功耗。

　　在物理設計階段，設計師也可以發(fā)現更多自動(dòng)降耗的機會(huì )。在物理設計過(guò)程中自動(dòng)降耗將是對設計流程早期以及邏輯綜合過(guò)程*耗減少的補充。

　　功耗是一個(gè)“機會(huì )均等”問(wèn)題：從早期設計取舍到自動(dòng)物理功耗優(yōu)化，所有降低功耗的技術(shù)都彼此相互補充，并且需要作為每個(gè)現代設計流程中的一部分加以考慮。工程師在解決功耗問(wèn)題的時(shí)候，可以把下面這些準則作為任何一種設計方法學(xué)的有機組成部分加以應用。歡迎轉載，本文來(lái)自電子發(fā)燒友網(wǎng)(http://www.elecfans.com/)

　　應該理解功耗是與性能(時(shí)序)、功能以及你的設計成本一樣重要的設計參數。在做設計決策和權衡時(shí)把功耗因素考慮進(jìn)去。流程早期明智的設計決策能帶來(lái)實(shí)質(zhì)的功耗節省。然而，在設計過(guò)程的初始階段，自動(dòng)減少功耗則比較困難。

　　采用高級設計技術(shù)來(lái)減少功耗，例如電壓/功率島劃分、模塊級時(shí)鐘門(mén)控、功率下降模式、高效存儲器配置和并行。能減少功耗的高級抽象技術(shù)包括動(dòng)態(tài)電壓和頻率調整、存儲器子系統分區，電壓/功率島劃分以及軟件驅動(dòng)睡眠模式等。

　　在RTL級和準RTL級精確估算功耗。了解對整體功耗有影響的設計因素和規范是設計師的任務(wù)，但是，高級功耗估算工具能夠為設計者提供他們作適當折衷時(shí)所需的信息，這對設計師來(lái)說(shuō)很有幫助。

　　研究所有自動(dòng)降低功耗的機會(huì )，在降耗的同時(shí)還不能影響時(shí)序或者增加面積。例如，在邏輯綜合階段，寄存器時(shí)鐘門(mén)控能夠被有效地使用，但是這樣做可能會(huì )對物理設計過(guò)程造成時(shí)序和信號完整性問(wèn)題。一個(gè)替代的方法就是在物理設計階段實(shí)現時(shí)鐘門(mén)控，這一階段已經(jīng)能得到精確的時(shí)序和信號完整性信息。

　　在物理設計階段通過(guò)優(yōu)化互連來(lái)減少高功耗節點(diǎn)的電容，從而節省功耗。一旦互連電容被減少，驅動(dòng)這些更低電容負載的邏輯門(mén)可以有更小的尺寸或者被優(yōu)化來(lái)產(chǎn)生更低的功耗。使用多閾值電壓?jiǎn)卧娲鷣?lái)減少泄漏功耗也能夠在物理級得到有效實(shí)現。

　　不應該等到快要出帶才開(kāi)始擔心功耗問(wèn)題。如果這樣，你可能會(huì )發(fā)現減少功耗的工作做得太少了，也太晚了。

　　忽視任何一種消耗功率的因素。例如，當你試圖減少開(kāi)關(guān)功耗的時(shí)候，泄露功耗卻可能是更值得重視的部分。過(guò)多的峰值功耗可能在片內和片外都造成大的噪聲毛刺。

　　相信減少電源電壓或使用小幾何尺寸的工藝將解決功耗問(wèn)題。更低的電源電壓減小了噪聲裕量，并且減慢了電路運行速度，這使得難以達到時(shí)序收斂，甚至難以滿(mǎn)足功能規格。在90納米及以下工藝，會(huì )呈現更大的漏電流。

　　指望一個(gè)“按鈕式”的低功耗解決方案或方法。必須在設計過(guò)程中的所有階段實(shí)現功耗管理——有時(shí)需要設計決策，有時(shí)更多的是自動(dòng)化實(shí)現。

　　認為具功耗敏感的設計和自動(dòng)降耗是互斥的。如果在一個(gè)完整的功耗管理設計方法中將二者結合，這兩種技術(shù)將有效地幫助你克服功耗難題。