RocketIO及其在高速數據傳輸中的應用

　　1.1 輸入時(shí)鐘

　　RocketIO有三種時(shí)鐘輸入方式：專(zhuān)用差分時(shí)鐘、共享鄰近GTP_Dual的時(shí)鐘、以及使用FPGA內部時(shí)鐘。Rocket I/O GTP時(shí)鐘輸入方式如圖2 所示。

　圖2 Rocket I/O GTP時(shí)鐘輸入方式

　　使用專(zhuān)用差分時(shí)鐘時(shí)，差分的時(shí)鐘信號通過(guò)輸入差分緩沖器變?yōu)閱味藭r(shí)鐘，輸入到GTP_Dual Tile中的PLL，當使用的時(shí)鐘源精度滿(mǎn)足要求時(shí)具有最優(yōu)的時(shí)鐘穩定性。

　　從相鄰GTP_Dual Tile獲得時(shí)鐘時(shí)需要使用GTP專(zhuān)用的時(shí)鐘通路，但此時(shí)GTP_Dual與提供時(shí)鐘的GTP_Dual Tile間隔的GTP_Dual Tile個(gè)數不能超過(guò)兩個(gè)，即每對差分輸入時(shí)鐘最多可驅動(dòng)7個(gè)GTP_Dual Tile。

　　相比于上述兩種時(shí)鐘輸入方式，從FPGA內部獲得時(shí)鐘時(shí)鐘精度最差。這是因為光纖，FPGA內部使用的時(shí)鐘經(jīng)過(guò)邏輯電路以及BUFG或BUFR緩沖后，會(huì )引入較大的時(shí)間抖動(dòng)。但由于在FPGA內部可以靈活變換參考時(shí)鐘頻率，因此在速度與精度要求不太高的場(chǎng)合可采用FPGA內部時(shí)鐘。經(jīng)實(shí)驗驗證，對于誤碼率要求在1‰以下的應用，從FPGA內部獲得的時(shí)鐘信號可以滿(mǎn)足要求。

　　1.2 PLL參數設置

　　時(shí)鐘信號輸入到GTP_Dual Tile內部后還需要經(jīng)過(guò)PLL的進(jìn)一步處理才能使用。PLL可向兩個(gè)RocketIO提供相互獨立的各種時(shí)鐘信號。PLL內部時(shí)鐘變換結構如圖3所示。

圖3 PLL內部時(shí)鐘變換結構

　　需要注意的是，由于此PLL可用參數（PLL_DIVSEL_FB = [1,2,3,4,5], PLL_DIVSEL_REF = [1,2]）有限，為獲得高速串行通信所需頻率，輸入參考時(shí)鐘CLKIN僅可在有限范圍內選擇。因此，參考時(shí)鐘需通過(guò)專(zhuān)用的具有相應頻率的晶振提供或在FPGA內部經(jīng)DCM或PLL變換獲得。

　　1.3 PCB設計

　　RocketIO產(chǎn)生的高速串行信號速度在1 GHz以上時(shí)，已經(jīng)進(jìn)入微波范圍。因此在使用時(shí)，其PCB電路的制作也是影響信號傳輸效果的重要因素。

　RocketIO的供電必須由專(zhuān)用的電源管理模塊提供，不能與其他模塊電源共享，以減少噪聲引入。即使GTP中同一種電源的不同引腳之間也需要通過(guò)濾波電路進(jìn)行隔離，以減少相互之間的影響。為平衡GTP_Dual Tile的負載，只使用其中的一個(gè)GTP時(shí)，兩個(gè)GTP的供電應以同樣策略進(jìn)行處理。

　　在布線(xiàn)時(shí)，高速差分對走線(xiàn)應當有最高的優(yōu)先級，以保證其電氣特性滿(mǎn)足微帶線(xiàn)或帶狀線(xiàn)的要求。走線(xiàn)應當盡量直、短并具有最少的信號層變化。為減少干擾信號的影響，高速線(xiàn)應盡量遠離其他有可能會(huì )帶來(lái)噪聲的信號線(xiàn)，同時(shí)信號線(xiàn)拐角采用45°而避免使用直角。為保證信號的完整性，高速差分信號線(xiàn)的參考平面須保持連續，并盡量以地平面為參考，否則其阻抗特性會(huì )發(fā)生急劇變化，導致信號的反射增強。

　　　2 RocketIO在高速信號傳輸中的應用

　　在多種高速數據處理場(chǎng)合都需要對數據進(jìn)行高速收發(fā)。以超高速信號采集系統為例，當采用ADC08D1500采集芯片時(shí)，最高可以實(shí)現單通道3 Gsps的超高速采樣率，數據精度為8位。這時(shí)就需要具有足夠高傳輸速率的信號傳輸機制對信號進(jìn)行轉發(fā)。若實(shí)現機內通信，可采用PCI Express傳輸協(xié)議；若實(shí)現系統間通信，則可使用光纖通信協(xié)議或千兆以太網(wǎng)協(xié)議。在工程中，上述協(xié)議都可通過(guò)專(zhuān)用的芯片來(lái)實(shí)現，但也使得系統變得復雜，同時(shí)使電路板的設計空間緊張。而RocketIO對多種高速傳輸協(xié)議的支持，可以使得PCI Express協(xié)議、光纖傳輸協(xié)議或千兆以太網(wǎng)協(xié)議在同一片FPGA內實(shí)現，提高了系統的集成度，并使得信號的處理機制更加靈活。在本文的設計中，采用了PCI Express傳輸協(xié)議來(lái)實(shí)現機內通信，采用Aurora光纖傳輸協(xié)議來(lái)實(shí)現系統間通信。系統結構如圖4所示。

圖4 超高速采集系統框圖