基于信號完整性分析的高速PCB設計

引言
信號完整性是指電路系統中信號的質(zhì)量。如果在要求的時(shí)間內，信號能夠不失真地從源端傳送到接收端，就稱(chēng)該信號是完整的。隨著(zhù)半導體工藝的迅猛發(fā)展、IC開(kāi)關(guān)輸出速度的提高，信號完整性問(wèn)題(包括信號過(guò)沖與下沖、振鈴、反射、串擾、地彈等)已成為高速PCB設計必須關(guān)注的問(wèn)題之一。通常，數字邏輯電路的頻率達到或超過(guò)50 MHz，而且工作在這個(gè)頻率上的電路占整個(gè)系統的1／3以上，就可以稱(chēng)其為高速電路。實(shí)際上，與信號本身的頻率相比，信號邊沿的諧波頻率更高，信號快速變化的跳變(上升沿與下降沿)引發(fā)了信號傳輸的非預期效果。這也是信號完整性問(wèn)題的根源所在。因此，如何在高速PCB設計過(guò)程中充分考慮信號完整性因素，并采取有效的控制措施，提高電路設計質(zhì)量，是必須考慮的問(wèn)題。
借助功能強大的Cadence公司SPEECTRAQuest仿真軟件，利用IBIS模型，對高速信號進(jìn)行信號完整性仿真分析是一種高效可行的分析方法，可以發(fā)現信號完整性問(wèn)題，根據仿真結果在信號完整性相關(guān)問(wèn)題上做出優(yōu)化的設計，從而達到提高設計質(zhì)量，縮短設計周期的目的。

1 應用設計實(shí)例
本文設計的控制單元在整個(gè)系統中的功能是將地面接收裝置接收到的編碼信號傳回給主站數據處理中心。具體工作過(guò)程是，首先存儲上位機數據，然后通過(guò)誤碼率測試與計算，選擇一條誤碼率最低的路徑作為數據傳輸路徑，最后將存儲的上位機數據通過(guò)該路徑傳輸到主站數據處理中心進(jìn)行處理。經(jīng)過(guò)綜合考慮，選用了Altera公司的Cyclone II-2C8作為核心芯片，以及外部擴展的SDRAM、Flash、各種輸入／輸出電路和MAX232接口芯片等，并結合Nios II軟核處理器開(kāi)發(fā)套件實(shí)現。該控制單元結構如圖1所示。

CycloneII-2C8的時(shí)鐘頻率高達150 MHz以上，由于FPGA內部數據存儲區比較小，所以用SDRAM擴展了外部數據存儲空間。SDRAM采用了Hy-nix公司的HY57V651610／SO，時(shí)鐘頻率達到75 MHz以上。因此，必須考慮由于信號頻率過(guò)高引起的信號完整性問(wèn)題。選擇了功能強大的Cad-ence設計軟件，它將原理圖設計、PCB Layout、高速仿真分析集于一體，可以解決在設計的各個(gè)環(huán)節中所存在的與電氣性能相關(guān)的問(wèn)題，大大提高了設計的成功率。

2 關(guān)鍵信號拓撲結構和仿真
此系統中頻率較高的部分為FPGA和SDRAM，FPGA的時(shí)鐘頻率可達150 MHz以上，SDRAM可達75MHz以上。因為FPGA的內部高頻對其他器件沒(méi)有影響，而FPGA與SDRAM之間的連接為無(wú)縫連接，信號完整性的好壞直接影響著(zhù)FPGA能否對SDRAM進(jìn)行正確的讀和寫(xiě)。PCB設計中，采用Caden-ce軟件的高速仿真工具SPECCTRAQuest，并利用器件的IBIS模型來(lái)分析信號完整性，對阻抗匹配以及拓撲結構進(jìn)行優(yōu)化設計，以保證系統正常工作。本文只對信號反射和串擾進(jìn)行詳細的講解，其他仿真與此類(lèi)似。
2．1 反射
發(fā)射端為HY57V561620的44引腳，接收端為Cyclone II的60引腳，激勵為66 MHz的方波。圖2為拓撲結構，圖3為仿真波形。

由仿真波形可以看出，由信號反射引起了波形畸變，產(chǎn)生了明顯的振鈴現象。振鈴現象的存在，使信號多次跨越電平邏輯門(mén)限從而導致邏輯功能紊亂。減小振鈴噪聲的一種有效手段是在電路中串聯(lián)一個(gè)小電阻，該電阻為電路提供了阻尼，能顯著(zhù)減小振鈴幅度，縮短振鈴震蕩時(shí)間，同時(shí)幾乎不影響電路速度。在工程使用上，該電阻通常為33 Ω。串聯(lián)電阻后的拓撲結構和仿真波形如圖4和圖5所示。