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高階累積量調制識別改進(jìn)算法的FPGA實(shí)現
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時(shí)間：2011-01-17
來(lái)源：網(wǎng)絡(luò )
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1．3 仿真結果
文中采用高階累積量的改進(jìn)方法，對算法識別性能做蒙特卡洛仿真。給閾值t0，t1，t2，t3，t4設置合適的值后，再將1 000次獨立實(shí)驗得到的仿真結果取平均。在每次試驗中，設置信號的載波頻率為12 kHz，碼元速率為1 200 b／s，其中4FSK，8FSK的頻偏分別為1．5 kHz，3．5 kHz，碼元個(gè)數為200。圖2為原算法仿真結果，圖3為本文算法的仿真結果。
對圖2和圖3進(jìn)行比較，可以看出本文算法的識別效果有了顯著(zhù)提高。在信噪比為2 dB時(shí)，本文算法對16QAM信號和4PSK信號識別率達到100％，而原算法幾乎不能識別16QAM信號；在信噪比為4 dB時(shí)，對2ASK，4ASK信號的識別率分別為93％，100％。在信噪比為8 dB時(shí)，所有信號的識別率都可以達到90％以上，原算法有的信號識別率低于90％。比較后可知，在低信噪比環(huán)境下本文的算法對2ASK，4ASK，4PSK，16QAM信號的識別率有了顯著(zhù)提高。
2 算法的System Generator設計
目前，FPGA芯片已成為數字信號處理系統的核心器件。由于DSP設計者通常對C語(yǔ)言或Matlab工具很熟悉，卻不了解硬件描述語(yǔ)言VHDL，使得FPGA并未在數字信號處理領(lǐng)域獲得廣泛應用。System Generator在很多方面擴展了MathWorks公司的Simulink平臺，提供了適合硬件設計的數字信號處理建模環(huán)境，加速、簡(jiǎn)化了FPGA的DSP系統級硬件設計。通過(guò)Simulink的設計，System Generator即可自動(dòng)完成硬件比特流的產(chǎn)生，從而高效的實(shí)現FPGA設計。
在FPGA調試和開(kāi)發(fā)過(guò)程中，采用Xilinx公司的系統級建模工具System Generator構建信號調制識別的算法模塊，開(kāi)發(fā)板選用Virtex-4。算法模塊主要由信號產(chǎn)生模塊，信號參數提取模塊和信號判決模塊構成。
2．1 調制信號的產(chǎn)生
在System Generator設計過(guò)程中，各種調制信號是利用Matlab語(yǔ)言編程提供的，并疊加上已知信噪比的高斯白噪聲。文中測試了2ASK，4ASK，4PSK，16QAM，4FSK和8FSK信號的識別率。
2．2 微分前參數提取模塊
提取特征參數Fe1，Fe2，T4的模塊，如圖4所示。其中，signal是信號源，DDS，FIR，DowSamp共同實(shí)現復基帶信號的同向分量和正交分量的提取，calculatmodule是計算Fe1，Fe2，T4三個(gè)特征參數的模塊，且這三個(gè)特征參數的結果分別由三個(gè)示波器輸出。
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