基于TDI-CCD的成像FPGA系統軟件設計應用
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(1)數據解析模塊。通過(guò)RS 422解析串行指令，同時(shí)完成部分硬指令翻譯，并根據指令要求發(fā)送系統遙測參數。串行接收數據采用累加校驗，并對接收數據進(jìn)行預存儲。校驗正確后，將數據以乒乓方式存入RAM，以保證讀／寫(xiě)邏輯不沖突；校驗錯誤時(shí)，不轉存數據。根據不同的指令類(lèi)型，對相應的地址進(jìn)行讀／寫(xiě)操作，更新完畢后給出標志位。
(2)視頻控制模塊。輸出A／D參數、CDS信號和A／D輸出時(shí)鐘。A／D參數采用廣播方式，通過(guò)使能信號完成20路AD的配置；由外行信號htck同步A／D的控制邏輯以及CDS信號；由于數據處理速度較低，實(shí)現時(shí)，通過(guò)增加扇出、減少模塊復用，來(lái)降低資源利用率。CDS采樣脈沖的位置對信號質(zhì)量影響很大，需要精細調節。在設計時(shí)，采用FPGA內部移位寄存器生成不同位置的采樣脈沖，在調試中實(shí)現精確對準。
(3)數據整合模塊。將輸入的20路圖像數據整合一路輸出。根據工作指令選擇灰度圖像或實(shí)時(shí)圖像，并行存儲到相應的fifo中；輸出時(shí)，通過(guò)控制讀使能信號，實(shí)現數據的循環(huán)讀取。設計FIFO時(shí)，仍然采用乒乓方式，通過(guò)標志信號使讀寫(xiě)邏輯分離。相比RAM設計而言，避免了大規模地址線(xiàn)造成的亞穩態(tài)問(wèn)題，設計時(shí)序相對簡(jiǎn)單。
(4)數據輸出模塊。根據衛星指令將圖像數據按照規定格式輸出。設計時(shí)，需要注意數傳協(xié)議中各數據段數據的輸出時(shí)序。因此，良好的模塊規劃，更有利于程序的實(shí)現和驗證。
2．3 性能與設計要點(diǎn)
(1)FPGA內部時(shí)鐘域分析有利于同步設計的實(shí)現，在良好的時(shí)鐘分配下，能夠提高系統運行頻率，增加軟件可靠性。根據FPGA資源說(shuō)明，每個(gè)slice有固定數量的觸發(fā)器和查找表(LUT)資源，合理利用可以降低器件資源的利用率。
(2)組合邏輯容易產(chǎn)生亞穩態(tài)，為系統帶來(lái)不確定因素，同時(shí)，組合邏輯延時(shí)也限制了系統的運行頻率。在頻率要求較高的模塊內部，可以采用流水線(xiàn)技術(shù)降低組合邏輯規模。
(3)軟件結構對系統性能和資源使用有很大的影響；不合理的結構劃分不僅浪費資源，也不利于軟件的升級和維護。該軟件通過(guò)合理的結構和接口信號劃分，力求達到模塊解耦的目的。通過(guò)詳細的接口時(shí)序說(shuō)明，可以更好的進(jìn)行軟件維護和更新，為后續開(kāi)發(fā)奠定基礎。
2．4 關(guān)于軟件系統工作頻率和硬件速度的匹配
電路設計時(shí)，通過(guò)分析硬件電路的芯片參數和電路延時(shí)指導軟件設計。對于關(guān)鍵信號走線(xiàn)，除了可以在硬件上設置延時(shí)線(xiàn)外，FPGA內部可以通過(guò)DLL倍頻時(shí)鐘，通過(guò)時(shí)鐘計數方式實(shí)現延時(shí)，或者通過(guò)FPGA內部LUT和門(mén)邏輯實(shí)現組合邏輯延時(shí)設計。由于FPGA的端口速率有限，不同等級的FPGA芯片的處理速度也不同，因此，需要參考FPGA的參數特性設計系統結構，并確定端口數傳規則和內部結構，同時(shí)，注意與外圍
硬件的匹配，以保證軟硬件可靠運行。
3 實(shí)時(shí)圖像效果評估
圖3給出了實(shí)驗室條件下的原始數據圖像。通過(guò)調整信號處理器的增益，調整相應抽頭的灰度值，從而達到灰度均衡效果；通過(guò)觀(guān)察相應的圖像數據可以得出，數據處理和成像效果達到預定指標要求。本文引用地址：http://dyxdggzs.com/article/191262.htm
4 結語(yǔ)
FPGA成像軟件是系統可靠運行的重要保障，其性能對整體分辨率的提高有著(zhù)舉足輕重的作用。在給定的硬件條件下，通過(guò)高效設計FPGA軟件，能夠顯著(zhù)提高系統性能。在成像軟件的數據處理方法上，仍然有很多方向，如實(shí)時(shí)圖像壓縮傳感，提高系統的傳輸能力；在FPGA內部進(jìn)行海量數據處理等。通過(guò)實(shí)驗證明，該軟件的實(shí)際運行速度達到要求。因為硬件處理速度的限制，若想提高軟件運行頻率，尋求更加合理的軟件系統結構以及電子學(xué)分系統結構將成為重要的研究?jì)热荨?/p>
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