基于TDI-CCD的成像FPGA系統軟件設計應用
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2．1 FPGA軟件設計分析
可編程邏輯設計原則的合理應用，為理解FPGA程序設計，實(shí)現高效、穩定的數字系統提供了條件。
(1)資源與速率的平衡。資源和速率是FPGA設計的重要指標。通過(guò)合理的軟件結構劃分，在高速數據處理區域采用速度優(yōu)先方法，即通過(guò)模塊復用、串／并轉換、數據流水化等方法實(shí)現高速數據傳輸；在低速處理區域，采用串行方式和組合邏輯，通過(guò)增加扇出實(shí)現資源的最優(yōu)化。
(2)系統與硬件匹配。FPGA內部硬件資源決定設計的結構和方法。采用BLOCK RAM或Distributed RAM，根據數據處理內容、資源利用率要求決定使用方式；另外，利用全局信號線(xiàn)，實(shí)現全局變量處理；利用FPGA內部IP和原語(yǔ)實(shí)現程序設計，改善程序架構。
(3)同步設計。同步設計是資源與速度的體現，在異步時(shí)鐘域數據處理時(shí)，采用FIFO轉存，解決同頻異相或異頻問(wèn)題，實(shí)現數據讀取和傳輸。
(4)可靠性設計。軟件設計采用冗余和容錯性設計、簡(jiǎn)化設計規模和減少軟件配置項；
2．2 圖像數據處理與分析
2．2．1 數據率和時(shí)鐘選擇
CCD圖像輸出數據率計算如下：
式中：F為輸出數據率；Fpixel為CCD像元轉移速率；A為量化等級；Npixel為像元數；Na為啞像元數；TL為行周期。根據指標計算，成像系統的數據率達到1 Gb／s以上，因此，數據傳輸采用10 b數據并行方式，滿(mǎn)足軟硬件設計預定的指標要求。
2．2．2 時(shí)鐘域分析
CCD圖像處理單元，主時(shí)鐘采用120 MHz有源晶振(elk_sys)，通過(guò)FPGA內部全局時(shí)鐘網(wǎng)絡(luò )(BUFG)實(shí)現全局走線(xiàn)；設計時(shí)不建議使用DCM。系統的主要時(shí)鐘如表2所示。本文引用地址：http://dyxdggzs.com/article/191262.htm
系統接收外部行同步時(shí)鐘，通過(guò)高頻主時(shí)鐘同步，并在FPGA內產(chǎn)生內部行頻，用于產(chǎn)生CDS信號及控制邏輯。通過(guò)分頻產(chǎn)生串行時(shí)鐘，完成遙控遙測信號的收發(fā)；產(chǎn)生數據時(shí)鐘，完成數據采樣和傳輸；
2．2．3 成像系統軟件結構及功能實(shí)現
根據軟件系統功能，自頂向下劃分模塊，如圖2所示。為了保證模塊間信號的獨立性，增強了模塊解耦處理，具體的處理原則是：減少模塊IO數量，減少邏輯關(guān)聯(lián)程度，避免信號控制環(huán)路產(chǎn)生；存儲器與后續數據處理操作整合；模塊間避免數據傳輸，減少異步時(shí)鐘域的數據同步問(wèn)題；采用脈沖電平邏輯實(shí)現模塊控制等。由于合理劃分了軟件模塊，方便了模塊化設計和仿真驗證，為后續的工作奠定了堅實(shí)的基礎。圖2中三級模塊沒(méi)有具體給出。
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