基于1553B總線(xiàn)協(xié)議的解碼器設計和FPGA實(shí)現
加入技術(shù)交流群
狀態(tài)機模塊是要正確地協(xié)調工作同步頭檢出模塊和數據處理模塊，如圖8所示狀態(tài)機模塊的狀態(tài)轉移圖。當狀態(tài)機被使能時(shí)，說(shuō)明1553B總線(xiàn)數據來(lái)臨，此時(shí)狀態(tài)機產(chǎn)生SyncV end信號告訴同步頭檢出模塊開(kāi)始工作。當同步頭檢出模塊工作結束時(shí)，產(chǎn)生Sync ready信號，告訴狀態(tài)機要開(kāi)啟數據處理?？?。當數據處理模塊工作到一定時(shí)間時(shí)會(huì )產(chǎn)生一個(gè)sync head信號，這個(gè)信號的意義是要讓狀態(tài)機告訴同步頭檢出模塊開(kāi)始檢測下一個(gè)字的同步頭。而此時(shí)數據處理模塊還沒(méi)有工作完，只有當數據處理模塊產(chǎn)生finish信號時(shí)，才表示數據處理模塊工作完成，告訴狀態(tài)機關(guān)閉數據處理模塊。圖9所示是狀態(tài)機頂層圖。本文引用地址：http://dyxdggzs.com/article/191237.htm
在QuartuslI中的原理圖輸入界面中，將以上各模塊正確地連接在一起，如圖10所示為1553B總線(xiàn)的manchesterII型碼解碼器的頂層設計原理圖。
3 時(shí)序約束與驗證
時(shí)序約束是FPGA設計中非常重要的環(huán)節，只有建立了合理的時(shí)序約束，設計才能正常地工作。如今的FPGA中一般都有全銅層的全局時(shí)鐘驅動(dòng)網(wǎng)絡(luò )，本設計中16MHz的時(shí)鐘設置成全局時(shí)鐘，可以有效地避免這些時(shí)鐘信號到達各寄存器時(shí)鐘短的時(shí)鐘偏斜。將時(shí)鐘的最高頻率設置成16．8MHz。圖11所示為解碼器的仿真時(shí)序圖，解碼器在一個(gè)字周期之后，解碼出數據為1110111011111011。
文章詳細介紹了一種利用FPGA實(shí)現的1553B總線(xiàn)用的ManchesterlI型碼解碼器，文章給出了解碼器各模塊的功能和實(shí)現方法，最后給出了頂層設計原理圖。給出的仿真時(shí)序圖證明這是一種可靠的實(shí)現方法。
評論