基于1553B總線(xiàn)協(xié)議的解碼器設計和FPGA實(shí)現
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2 EDA設計
本文設計的ManchesterII型碼解碼器選擇ALTERA公司的Cyclone系列的EPlC6Q240C6芯片作為目標器件，在QuartusII9．0集成環(huán)境中，使用Verilog HDL硬件描述語(yǔ)言和原理圖混合輸入方法實(shí)現，使設計簡(jiǎn)潔有效。
解碼器的功能是將1553B總線(xiàn)中串行輸入的數據轉變成并行數據，并檢查數據和奇偶校驗位是否正確，為下游的1553B處理器提供正確的數據。如圖3所示，解碼器包括同步模塊、同步頭檢出模塊、數據處理模塊、狀態(tài)機模塊。設計采用16M時(shí)鐘的工作頻率。本文引用地址：http://dyxdggzs.com/article/191237.htm
數據信號和使能信號可以在時(shí)鐘信號的一個(gè)周期之內的任意時(shí)間來(lái)領(lǐng)，也就是說(shuō)無(wú)法定位數據信號和使能信號對于時(shí)鐘信號上升沿的時(shí)間間隔，這將使各模塊內部的時(shí)鐘計數器無(wú)法準確地計時(shí)，使狀態(tài)機無(wú)法準確地進(jìn)行狀態(tài)跳變。
同步模塊的作用相當于一個(gè)D觸發(fā)器，它可以使數據信號和使能信號相對于時(shí)鐘信號的上升沿有固定的時(shí)間間隔，這個(gè)時(shí)間間隔就是同步模塊的tco，即時(shí)鐘輸出延時(shí)。這樣就為下游模塊的時(shí)鐘計算和時(shí)序約束提供了一個(gè)固定的參數，為各模塊的時(shí)鐘計數器準確計時(shí)和狀態(tài)機正確跳變奠定了基礎。
如圖4所示，同步模塊中Din和Din_n管腳(Din_n為Din的方向輸入信號)接收來(lái)自1553B模擬收發(fā)器的數據信號，read管腳接收模擬收發(fā)器發(fā)出的使能信號。產(chǎn)生與16MHz時(shí)鐘的上升沿同步的數據信號和使能信號。
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