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基于Cyclone III FPGA的DDR2接口設計分析
作者：
時(shí)間：2011-04-21
來(lái)源：網(wǎng)絡(luò )
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表5 FPGA的Bottom邊Bank中DM的分配
了解清楚FPGA中的DQS，DQ和DM分配，我們再來(lái)看看DDR2的架構。DDR2選用Micron生產(chǎn)的MT47H16M16BG-5E，其大小為16M×16bit，每一片分為4個(gè)Bank，每個(gè)Bank為4M×16bit。如果看到×16，你就認為這是一片×16架構的DDR2，再按照FPGA上×16架構的管腳去設計，那就大錯特錯了。
雖然該DDR2是16位的帶寬，但其卻有兩個(gè)DQS，分別是LDQS和UQDS，也就是說(shuō)其實(shí)兩個(gè)DQS分別采樣低8位和高8位數據。請注意，即使是32位帶寬的DDR，其也有4個(gè)DQS，每個(gè)DQS也僅采樣8位數據。至于有沒(méi)有一個(gè)DQS能采樣16位或32位數據的DDR，這就不為人知了。
確定了DDR2的架構，就確定了DDR2和FPGA的DQS，DQ和DM的連接方式。由于我們采用的是×8架構的DDR2，所以一組內的DQ僅需要8個(gè)，而有的DQS帶有9個(gè)DQ，在選用該DQ的時(shí)候只要任意選取其中的8個(gè)就可以。
在SSTL-18電平標準中，為了實(shí)現更高的信號頻率，輸入信號需要和一個(gè)參考電壓（VREF）進(jìn)行比較輸出后才被認為是實(shí)際輸入。因為DDR2采用1.8V的SSTL電平進(jìn)行數據傳輸，所以DDR2所在FPGA 的Bank電壓必須是1.8V，FPGA就必須在該Bank使用VREF參考電壓。在FPGA的每個(gè)Bank都有兩個(gè)VREF參考電壓輸入，該Bank的I/O分屬這兩個(gè)VREF組，如在Bank3存在VREFB3N0和VREFB3N1。
當FPGA的一個(gè)Bank存在VREF輸入或雙向的管腳時(shí)，為了防止輸出的開(kāi)關(guān)噪聲轉移到VREF和限制輸送到VCCIO的噪聲水平，FPGA輸入輸出IO的位置有如下限制（BGA封裝的FPGA）：
• 每個(gè)VREF最多支持32個(gè)輸入；
• 在Top和Bottom Bank每12個(gè)連續的管腳最多只支持9個(gè)輸出。在Right和Left Bank每14個(gè)連續的管腳最多只支持9個(gè)輸出；
• 在VREF和輸出管腳（除了DQ和DQS）之間必須用兩個(gè)輸入或空腳進(jìn)行隔離。一般是空著(zhù)，因為輸入會(huì )因為輸出管腳引來(lái)的噪聲而導致讀入不正確；
• 如果不需VREF參考，一般在一個(gè)BANK中只要全部是同組數據總線(xiàn)或地址總線(xiàn)時(shí)，輸出個(gè)數不受限制（即受同一個(gè)OE控制的不受限制）。如果不是同一個(gè)OE控制就要滿(mǎn)足上面約束關(guān)系，以及驅動(dòng)型接口要考慮驅動(dòng)能力。
圖4所示，輸出腳必須和VREF用兩個(gè)輸入或空腳進(jìn)行隔離。另外，由于DDR2的地址和控制線(xiàn)都是輸出管腳，所以在手動(dòng)分配管腳的時(shí)候很容易超出2所述的限制，而且FPGA是BGA封裝，只從SYMBOL上很難看出管腳的連續性。FPGA的管腳在外部看來(lái)是方陣排列，但其在FPGA的內部卻是線(xiàn)性的排列，所以硬件設計時(shí)最好通過(guò)軟件去看管腳的連續性。在原理圖設計分配DDR2所在Bank的輸出管腳時(shí)，建議采用Quartus II軟件自動(dòng)分配，這樣才能更好地避免錯誤。
圖4 FPGA Output Pad
此外，還要注意：
• 在Cyclone III系列的FPGA中，不支持差分的DQS，該FPGA的IP只在寫(xiě)模式下用到DQS，在讀數據時(shí)不用（因為IP復位時(shí)IP會(huì )發(fā)送接收訓練序列自校正產(chǎn)生捕獲時(shí)鐘）；
•多余不用的DQ可以當做普通I/O使用；
• Quartus II軟件自動(dòng)分配管腳時(shí)不會(huì )區分同一組的DQ和DM，即DQ和DM可以互換（在EP3C16時(shí)僅有TOP邊的DQ和DM可以互換）；
• DDR2的地址和控制線(xiàn)在FPGA上沒(méi)有專(zhuān)用管腳，可以任意使用其它IO（只要符合輸入輸出位置限制）；
• 可以使用任何一對臨近的差分I/O管腳當作DDR2的時(shí)鐘。本文引用地址：http://dyxdggzs.com/article/191226.htm
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