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基于Cyclone III FPGA的DDR2接口設計分析
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時(shí)間：2011-04-21
來(lái)源：網(wǎng)絡(luò )
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圖2 FPGA BANK DQS/DQ
表3中展示了FPGA管腳中的DQ分配?？梢钥吹?，對于×8架構的DDR2，Bank3只有DQ3B和DQ5B，且DQ3B和DQ5B各自都有9個(gè)，DQS1B其實(shí)沒(méi)有屬于自己的DQ。其實(shí)在Bank4中還有1個(gè)DQS2B和8個(gè)DQ2B，1個(gè)DQS4B和8個(gè)DQ4B。
而對于×16架構的DDR2，則有18個(gè)DQ3B和1個(gè)DQ5B，DQS1B沒(méi)有屬于自己的DQ，其實(shí)在Bank4中還有17個(gè)DQ5B，這樣在Bank3和Bank4中一共就有18個(gè)DQ5B。
表3 FPGA BANK Pin
在×32架構的DDR2中則有19個(gè)DQ5B，沒(méi)有DQ1B和DQ3B，在Bank4中還有17個(gè)DQ5B，這樣在Bank3和Bank4中一共就有36個(gè)DQ5B。
對于×9/×18/×36這里暫不討論，其為QDRII SRAM設計，其多余DQ做奇偶校驗使用。
從表4可以看出FPGA是如何支持不同架構的DDR2的，還可以知道同一組的DQ不一定在同一個(gè)Bank，不是每個(gè)DQS都有自己的DQ，即使DQS有自己的DQ，其DQ數量也不一定相同。
圖3 FPGA DQ/DQS Pin
除了DQS和DQ外，DM也有自己專(zhuān)用的管腳，在DDR中DM為數據信號（DQ）屏蔽位，由于DM是以8bit為單位起作用的，所以理論上只要有8個(gè)DQ便會(huì )有一個(gè)DM。事實(shí)上在FPGA的Bottom邊Bank中DM的分配如表5所示。
表4 不同架構DDR2的支持數量
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