基于DDS技術(shù)三相功率可控PWM信號的FPGA實(shí)現
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2 設計的測試與結果分析
系統的測試結果如圖4、圖5及圖6所示。本文引用地址：http://dyxdggzs.com/article/191205.htm
圖1中的信號為作為比較的基準信號。信號的頻率為149．7kHz，峰峰值2．32V，正頻寬3．344μs，即占空比為50％。信號進(jìn)行調幅、調頻及調相后如圖5所示，峰峰值為2．40V，步進(jìn)增量為80mV；頻率調為150．1 kHz，步進(jìn)增量為0．4kHz；正頻寬3．40 μs，占空比為51％；調相效果如圖6所示，相位調節為2．16°。
測試設備為T(mén)ektronix TDS2024型的數字存儲示波器。排除測試過(guò)程的誤差，結果調制波形有較高的精度，基本達到了設計要求。
3 結論
基于FPGA實(shí)現的DDS的方法結合了FPGA及DDS的特點(diǎn)和優(yōu)勢，非常適用于產(chǎn)生頻率、相位、占空比可調的信號，這恰好是PWM信號所需求的。目標系統實(shí)現了高精度、高分辨率的任意頻率的三相PWM信號發(fā)生器的設計，在實(shí)測中取得了較好的效果。
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