基于DDS技術(shù)三相功率可控PWM信號的FPGA實(shí)現
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本設計的單相PWM信號在FPGA上實(shí)現的原理和過(guò)程如圖2所示。相位控制字R設置相位累加器的初始值，可決定PWM信號的初相。圖2中，使用一個(gè)幅值比較器取代了圖1中的波形儲存器，幅值比較器是一個(gè)0／1輸出的二值比較器，它決定了輸出脈沖的波形。由前面分析可知，累加器的輸出值是線(xiàn)性的，它的值與相位一一對應，因此累加器的輸出值與參數K進(jìn)行比較結果決定輸出信號fo的高低電平。K作為一個(gè)門(mén)限值，通過(guò)設置K便可設置輸出脈沖波形的占空比，我們把K稱(chēng)為占空比控制字。多路單相PWM電路共用一個(gè)參考時(shí)鐘fc就可以構成多相PWM信號，各相PWM均有獨立的R和K，通過(guò)設置便可獲得多路同頻異相、占空比不同的PWM信號。本文引用地址：http://dyxdggzs.com/article/191205.htm
由于使用了DDS原理方法，上述PWM脈沖信號具有高頻率和相位分辨率的特點(diǎn)。但圖2中的DDS方法是有區別于傳統DDS實(shí)現的，它沒(méi)有使用波形存儲單元，節省了FPGA的存儲空間，使設計全數字化，便于在FPGA上實(shí)現，方法簡(jiǎn)單高效。
1．3 功率可控的設計
PWM信號的功率可控是為了滿(mǎn)足不同應用的需求。本設計通過(guò)程控放大(AGC)實(shí)現PWM信號的功率可控，圖3是功率可控的原理框圖。
AD603是美國AD公司繼AD600后推出的寬頻帶、低噪聲、低畸變、高增益精度的壓控VGA芯片。由FPGA、D／A轉換器和可編程增益放大器AD603構成程控放大的原理如圖3所示。FPGA通過(guò)對控制D／A輸出直流電壓來(lái)控制AD603的內部電阻衰減網(wǎng)絡(luò )，實(shí)現增益調節。其外圍元件少，電路簡(jiǎn)單，由于A(yíng)D603帶寬最大能達到90MHz，增益范圍有40dB，增益精度在±0．5dB，可精確實(shí)現電壓的控制，實(shí)現功率的精確步進(jìn)控制。
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